• 한국시뮬레이션학회논문지
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• 제4권2호
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• pp.1-16
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• 1995

The performance of a computer system depends on the system architecture and workload, and the high performance required in many applications can be achieved by the scalability of the system architecture and workload. This paper presents scalable workload, a performance metric of scalable speedup and hierarchical modeling for the scalable computer system as well as the development of the object-oriented simulator spmplC++ Which is an advanced C++ version of the discrete event-driven simulation environment smplE. In addition, this paper presents two examples of applying scalable speedup, hierarchical modeling and simulator smplC++ to analyze the performance effect of the sclcbility in a multiprocessor system and a network-based client/server system.

• 대한전자공학회논문지SD
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• 제45권11호
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• pp.77-82
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• 2008

H.264는 ITU-T와 ISO/IEC의 최신 동영상 압축 코덱 규격으로 MPEG-2보다 2배 이상의 압축률과 고화질로 최근 그 적용 영역을 급격히 넓혀 가고 있다. H.264는 QVGA급의 작은 영상부터 HD 크기의 넓은 영상까지 다양하게 적용되므로 응용 분야에 따라 그 구조가 달라진다. 본 논문에서는 H.264 복호기의 인트라 예측기에 대해 응용 분야에 따라 구조를 쉽게 확장할 수 있는 스케일러블(scalable) 구조를 제안하고 이 구조에 따라 인트라 예측기를 설계하여 동작과 성능을 검증하였다. 제안된 구조는 인트라 예측기 내부의 연산기 수를 $1{\sim}4$개까지 변화시키면서 성능을 4배까지 향상시킬 수 있다. 또한 효율적인 버퍼 관리를 통해 메모리 접근을 최소화 하여 전력 소모를 줄였다 제안된 인트라 예측기는 Verilog-HDL을 이용하여 설계하고 FPGA상에서 동작을 검증하였다. 이를 바탕으로 연산기 수에 따른 인트라 예측기의 성능을 분석하였다.

• 방송공학회논문지
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• 제17권6호
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• pp.976-989
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• 2012

본 논문에서는 SVC와 MVC의 부호화 구조를 결합하여 구현된 스케일러블 다시점 비디오 부호화를 위한 효율적인 움직임 추정 기법과 DPB 설계 메카니즘에 대해 제안한다. 제안된 움직임 추정 기법에서는 부호화 과정에서 필요한 예측 부호화의 성능 향상을 위해서 서로 다른 시점 (view)의 픽처 정보를 참조픽처의 후보로서 활용한다. 제안된 움직임 예측 구조에 의해서 압축된 비디오 데이터의 크기를 감소시켜 압축 효율을 증대시킬 수 있다. 또한, 스케일러블 다시점 비디오 부호화를 수행할 때 SVC와 MVC의 DPB (Decoded Picture Buffer)를 통합한 통합형 DPB 설계 메카니즘에 대해 제안한다. 다양한 실험을 통해서 제안된 예측 구조를 적용함으로써 스케일러블 다시점 비디오 부호화에서의 압축 효율의 향상을 얻어낼 수 있음을 확인하였다.

• 한국정보통신학회논문지
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• 제14권3호
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• pp.621-627
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• 2010

본 논문에서는 SVC 복호화기에서 각 계층간 Inter layer 업-샘플링을 효과적으로 구현하기 위한 하드웨어 구조를 제안한다. 제안하는 구조에서 수직, 수평 방향 업-샘플링을 위한 register bank와 보간 모듈이 설계된다. 제안 구조를 사용하여 SRAM 메모리가 감소되고 JSVM과 비교해서 약 41%의 메모리 밴드위스가 감소되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.353-356
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• 2002

In this paper, we design an efficient, scalable one-dimensional discrete wavelet transform (1DDWT) filter using data reorder unit (DRU). At each level, the required hardware is optimized by sharing multipliers and adders because the input rate is reduced by a factor of two at each level due to decimation. The proposed architecture shows 100% hardware utilization by balancing hardware with input rate. Furthermore, sharing the coefficients of the highpass and the lowpass filters using the mirror filter property reduces the number of multipliers and adders by half. We designed a scalable DRU that efficiently reorders and feeds inputs to highpass and lowpass filters. The proposed DRU-based architecture is so regular and scalable that it can be easily extended to an arbitrary 1D DWT structure with M taps and J levels. Compared to other architectures, the proposed DWT filter shows efficiency in performance with relatively less hardware.

• 전기전자학회논문지
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• 제25권4호
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• pp.625-633
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• 2021

몽고메리 모듈러 곱셈의 유연한 하드웨어 구현을 위한 확장 가능형 아키텍처를 기술한다. 처리요소 (processing element; PE)의 1차원 배열을 기반으로 하는 확장 가능형 모듈러 곱셈기 구조는 워드 병렬 연산을 수행하며, 사용되는 PE 개수 N_PE에 따라 연산 성능과 하드웨어 복잡도를 조정하여 구현할 수 있다. 제안된 아키텍처를 기반으로 SEC2에 정의된 8가지 필드 크기를 지원하는 확장 가능형 몽고메리 모듈러 곱셈기(scalable Montgomery modular multiplier; sMM) 코어를 설계했다. 180-nm CMOS 셀 라이브러리로 합성한 결과, sMM 코어는 N_PE=1 및 N_PE=8인 경우에 각각 38,317 등가게이트 (GEs) 및 139,390 GEs로 구현되었으며, 100 MHz 클록으로 동작할 때, N_PE=1인 경우에 57만회/초 및 N_PE=8인 경우에 350만회/초의 256-비트 모듈러 곱셈을 연산할 수 있는 것으로 평가되었다. sMM 코어는 응용분야에서 요구되는 연산성능과 하드웨어 리소스를 고려하여 사용할 PE 수를 결정함으로써 최적화된 구현이 가능하다는 장점을 가지며, ECC의 확장 가능한 하드웨어 설계에 IP (intellectual property)로 사용될 수 있다.

• ETRI Journal
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• 제30권2호
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• pp.205-215
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• 2008

Many control schemes have been proposed for flow-level traffic control. However, flow-level traffic control is implemented only in limited areas such as traffic monitoring and traffic control at edge nodes. No clear solution for end-to-end architecture has been proposed. Scalability and the lack of a business model are major problems for deploying end-to-end flow-level control architecture. This paper introduces an end-to-end transport architecture and a scalable control mechanism to support the various flow-level QoS requests from applications.

• 정보보호학회논문지
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• 제10권3호
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• pp.77-83
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• 2000

This paper presents a new modular multiplier for Montgomery multiplication using iterative small carry save adder. The proposed multiplier is more flexible and suitable for long bit multiplication due to its scalable property according to design area and required computing time. We describe the word-based Montgomery algorithm and design architecture of the multiplier. Our analysis and simulation show that the proposed multiplier provides area/time tradeoffs in limited design area such as IC cards.

• ETRI Journal
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• 제18권3호
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• pp.107-125
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• 1996

In this paper, we define the general requirements of ATM switching systems such as scalability, distributed fashion, and modularity. Also we propose a practical implementation of a scalable ATM switching system whose capacity can be easily expanded. Firstly, the architecture of the system is discussed with an emphasis on system scalability, modularity of subsystems and the simple control network of the design requirements. Secondly, we suggest the three types of distributed call/connection control schemes that are suitable for our switching system. We also estimate their call processing capacity on the average and make a comparison of them under the various system architectures. Since our scalable switching system can be constructed to perform the call processing functions on the various levels of the system capacity, it has much adaptability at the various evolution phases or regions of the network environment.

• ETRI Journal
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• 제35권6호
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• pp.990-1000
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• 2013

This paper describes the scalable extension of High Efficiency Video Coding (HEVC) to provide flexible high-quality digital video content services. The proposed scalable codec is designed on multi-loop decoding architecture to support inter-layer sample prediction and inter-layer motion parameter prediction. Inter-layer sample prediction is enabled by inserting the reconstructed picture of the reference layer (RL) into the decoded picture buffer of the enhancement layer (EL). To reduce the motion parameter redundancies between layers, the motion parameter of the RL is used as one of the candidates in merge mode and motion vector prediction in the EL. The proposed scalable extension can support scalabilities with minimum changes to the HEVC and provide average Bj${\o}$ntegaard delta bitrate gains of about 24% for spatial scalability and of about 21% for SNR scalability compared to simulcast coding with HEVC.