• 한국정보과학회논문지:시스템및이론
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• 제30권9호
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• pp.454-460
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• 2003

본 논문에서는 RNS 시스템 상에서 시간 및 공간 복잡도 향상을 위한 병렬 모듈러 곱셈 알고리즘을 제안한다. 모듈러 감소를 위해서 새로운 테이블 참조 방식을 사용한다. 테이블 참조시 RNS 시스템이 비 가중치 시스템이므로 대수 비교를 비교하기 위해서 MRS 시스템을 이용한다. 제안한 곱셈 알고리즘은 RNS 컴퓨터 상에서 상대적으로 계간하기 쉬운 MRS 시스템을 사용함으로써 대수 비교를 효율적으로 수행할 수 있다. 기존의 RNS 시스템 상에서 테이블 감소를 이용한 모듈러 곱셈 알고리즘과 비교시 전체 테이블의 크기를 1/2로 줄일 수 있고, 산술 연산도 2ㅣ 개의 프로세서를 사용하여 0(ι) 만에 수행할 수 있다.

• 한국방재학회 논문집
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• 제10권3호
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• pp.109-118
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• 2010

본 연구에서는 소규모 저류시설의 유출저감효과를 NRCS 유출곡선지수의 감소율로 정량화하였다. 저류시설로 유입되는 유출용적을 계산하기 위해 수정합리식을 이용하였다. 다양한 강우 특성(강우 빈도, 지속시간)과 저류시설의 규모에 따라 설치 전후의 NRCS 유출곡선지수 감소율을 정량화하였다. 마지막으로 저류시설의 규모에 따른 유출곡선지수의 감소율을 나타내는 도표를 개발하였다. 이 도표는 저류시설의 최적 위치 및 용량 결정을 할 경우 저류시설의 효율을 평가하는데 합리적이고 효율적으로 활용될 수 있을 것으로 기대된다. 본 연구에서 제안된 방법에 의한 결과는 또한 기존 연구와의 비교를 통해 검증하였다.

• 대한교통학회지
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• 제30권2호
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• pp.21-27
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• 2012

이 연구는 신호교차로의 신호운영과 교통사고의 관계를 다루고 있다. 연구의 목적은 전적색신호시간(ARCI) 운영에 따른 교통사고 감소효과를 분석하는데 있다. 이를 위해 이 연구는 청주시 37개 신호교차로를 대상으로 비교그룹 방법을 사용하여 ARCI의 교통사고 감소효과를 평가하는데 중점을 두고 있다. 주요 결과는 다음과 같다. 첫째, 교통사고 건수와 사상자 수는 ARCI 도입 전 후가 다른 것으로 평가되었다. 둘째, 교통사고 감소효과를 비교그룹방법으로 분석한 결과, 사고건수는 20.0%, 그리고 사상자 수는 28.0% 감소한 것으로 분석되었다. 마지막으로, 전적색신호시간 운영에 따른 사고건수의 감소 효과는 6.0~35.0%, 사상자 수의 감소 효과는 18.0~37.0%로 평가되었다.

• 한국기계가공학회지
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• 제8권1호
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• pp.71-76
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• 2009

In a running blower, there are various exciting forces which can generate noise. The noise of an running industrial fan or blower depends on the structure of a fan, the machining accuracy of each element, and assembled conditions. Many studies have been carried out to reduce the noise of it. In this study, 3-hole buffs are used in pipe of blower to study the influence the number and position of buffs on the noise reduction at inlet and outlet in pipe. Commercial engineering software ANSYS and SYSNOISE were employed to analyze the characteristics and reduction ratio of pressure. It is concluded that optimal position and number of buffs in pipe of blower to show the least reduction ratio of pressure.

• 대한수학회보
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• 제31권2호
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• pp.210-214
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• 1994

The purpose of this paper is to investigate the relationship between the depths of the Rees algebra R[It] and the associated graded ring g $r_{I}$(R) of an ideal I in a local ring (R,m) of dim(R) > 0. The relationship between the Cohen-Macaulayness of these two rings has been studied extensively. Let (R, m) be a local ring and I an ideal of R. An ideal J contained in I is called a reduction of I if J $I^{n}$ = $I^{n+1}$ for some integer n.geq.0. A reduction J of I is called a minimal reduction of I. The reduction number of I with respect to J is defined by (Fig.) S. Goto and Y.Shimoda characterized the Cohen-Macaulay property of the Rees algebra of the maximal ideal of a Cohen-Macaulay local ring in terms of the Cohen-Macaulay property of the associated graded ring of the maximal ideal and the reduction number of that maximal ideal. Let us state their theorem.m.m.

• 대한전기학회논문지:시스템및제어부문D
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• 제50권2호
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• pp.93-99
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• 2001

A new type geometric and mathematical network reduction model is introduced. Large-scale network is analyzed with analytic approach. The graph has many nodes, branches and loops. Circuit equation are obtained from these elements and connection rule. In this paper, the analytic relation between voltage source has a mutual different graphic property. Node-reduction procedure is achieved with this circuit property. Consequently voltage source value is included into the adjacent node-analyzing equation. A resultant model equations are reduced as much as voltage source number. Matrix rank is (n-1-k), where n, k is node and voltage source number. The reduction procedure is described and verified with geometric principle and circuit theory. Matrix type circuit equation can be composed with this technique. The last results shall be calculated by using computer.

• 전자공학회논문지
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• 제50권3호
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• pp.50-58
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• 2013

본 논문에서는 제한된 범위의 Signed-Digit number 인코딩과 축약 단계를 이용한 고정소수점 병렬 십진 곱셈기를 제안한다. 제안한 병렬 십진 곱셈기는 승수와 피승수를 제한된 범위의 SD number로 인코딩하여 캐리 전달 지연 없이 빠르게 부분곱을 생성한다. 인코딩에 사용하는 숫자의 범위를 줄임으로써 SD number 다중 피연산자 덧셈의 한번에 연산 가능한 피연산자의 개수가 늘어나게 되고, 이에 따라 부분곱 축약 단계의 연산을 빠르게 수행 할 수 있다. 제안한 병렬 십진 곱셈기의 성능 평가를 위해 Design Compiler에서 SMIC사의 180nm CMOS 공정 라이브러리를 이용하여 합성한 결과 기존의 Signed-Digit number를 이용한 병렬 십진 곱셈기보다 전체 지연시간은 4.3%, 전체 면적은 5.3% 감소함을 확인 하였다. 전체 지연시간 및 면적에서 부분곱 축약 단계가 차지하는 비중이 가장 크므로 부분곱 생성 단계에서 약간의 지연시간 및 면적 증가가 있음에도 불구하고 전체 지연시간과 면적이 감소하는 결과를 얻을 수 있다.

• 대한전자공학회논문지SD
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• 제41권4호
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• pp.57-66
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• 2004

본 논문에서는 RNS(residue number systems) 몽고메리 모듈라 곱셈기 기반의 2,048 비트 RSA 설계를 제안한다. RNS는 긴 워드에 대한 모듈라 연산을 짧은 워드로 분할하여 고속 병렬 모듈라 연산을 처리하는 시스템으로써 본 논문에서는 RNS 몽고메리 모듈라 곱셈 연산을 위해 Wallace 트리 모듈라 곱셈기 기반의 Montgomery reduction method(MRM)［1］와 33개의 64 비트 RNS base 를 도입하였다. 또한, 고속 RNS 모듈라 곱셈 연산을 위해 Chinese remainder theorem(CRT)［2］기반의 개선된 base extension 알고리즘을 제안한다. 본 논문에서 제시한 RNS 기반의 2,048 비트 RSA는 삼성 0.35㎛ 공정을 사용하여 기능을 검증하였으며 100㎒에서 2.53㎳ 연산 속도 결과를 얻었다.

• 한국초전도ㆍ저온공학회논문지
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• 제11권3호
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• pp.15-19
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• 2009

Recently, it is proposed to make striations on the YBCO coated conductor and to transpose each other as one of the solutions to decrease the perpendicular magnetization loss. For large power application using HTS, the stacked conductor packing the YBCO coated conductors should be used because single conductor is limited in flowing of demanded large current. In this paper, we research the affect of the striation and continuously transposed stacking geometry on the magnetization loss in perpendicularly exposed magnetic field. Several short samples having different number of striation and continuously transposed stack are prepared and tested in perpendicularly exposed magnetic field for the magnetization loss characteristics. The magnetization loss of striated sample was lower than sample without striation. The reduction effect on magnetization loss by the striation is obviously appeared in higher field and lower number of stack and decreased as increasing the transposed stacking number. Also, the reduction effect by transposed stack is obviously appeared in lower field at lower number of striation and isn't appeared at higher striation number and higher magnetic field.

• Journal of Electrical Engineering and Technology
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• 제7권4호
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• pp.538-545
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• 2012

In this paper a novel cascaded transformer multilevel inverter is proposed. Each basic unit of the inverter includes two DC sources, single phase transformers and semiconductor switches. This inverter, which operates as symmetric and asymmetric, can output more number of voltage levels in the same number of the switching devices. Besides, the number of gate driving circuits is reduced, which leads to circuit size reduction and lower power consumption in the driving circuits. Moreover, several methods to determination of transformers turn ratio in proposed inverter are presented. Theoretical analysis, simulation results using MATLAB/SIMULINK and experimental results are provided to verify the operation of the suggested inverter.