• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
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• pp.264-264
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• 2011

1T-1C로 구성되는 기존의 dynamic random access memory (DRAM)는 데이터를 저장하기 위해 적절한 커패시턴스를 확보해야 한다. 따라서 커패시터 면적으로 인한 집적도의 한계에 직면해있으며, 이를 대체하기 위한 새로운 DRAM인 1T- DRAM이 연구되고 있다. 기존의 DRAM과 달리 silicon-on-insulator (SOI) 기술을 이용한 1T-DRAM은 데이터 저장을 위한 커패시터가 요구되지 않는다. 정공을 채널의 중성영역에 축적함으로서 발생하는 포텐셜 변화를 이용하며, 이때 발생하는 드레인 전류차를 이용하여 '0'과 '1'을 구분한다. 기존의 완전공핍형 평면구조의 1T-DRAM은 소스 및 드레인 접합부분에서 발생하는 누설전류로 인해 '0' 상태의 메모리 유지특성이 열화되는 단점을 가지고 있다. 따라서 메모리의 보존특성을 향상시키기 위해 소스/드레인 접합영역을 줄여 누설전류를 감소시키는 구조를 갖는 1T-DRAM의 연구가 필요하다. 또한 고유전율을 가지는 Si3N4를 이용한 oxide-nitride-oxide (ONO)구조의 게이트 절연막을 이용하면 동일한 두께에서 더 낮은 equivalent oxide thickness (EOT)를 얻을 수 있기 때문에 보다 저 전압에서 1T-DRAM 동작이 가능하여 기존의 SiO2 단일층을 이용한 1T-DRAM보다 동일 전압에서 더 큰 sensing margin을 확보할 수 있다. 본 연구에서는 누설전류를 감소시키기 위하여 소스 및 드레인이 채널위로 올려진 recessed channel 구조에 ONO 게이트 절연막을 적용한 1T-DRAM을 제작 및 평가하고, 본 구조의 1T-DRAM적용 가능성 및 ONO구조의 게이트 절연막을 이용한 sensing margin 개선을 확인하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.446-446
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• 2012

최근 반도체 칩의 트랜지스터 집적화 기술이 발달됨에 따라 dynamic random access memory(DRAM)의 memory cell 영역을 작게 만들어야 하는 문제가 제기되고 있다. 이러한 문제점을 해결하기 위해서 대체 기술이 끊임없이 연구되고 있는 가운데 하나의 트랜지스터와 하나의 캐패시터로 구성된 기존의 DRAM에서 캐패시터가 없이 하나의 트랜지스터만으로 이루어진 1T-DRAM 소자의 연구가 활발히 진행되고 있다. 이는 기존 DRAM의 구조에 비해 캐패시터가 필요하지 않아 복잡한 공정이 줄어들어 소자 제작이 용이하며, 더 높은 집적도를 구현할 수 있는 장점이 있다. 일반적인 planar 타입의 1T-DRAM의 경우 소스 및 드레인과 기판과의 접합면에서 누설 전류가 큰 특징을 가지며 소자의 집적화에 따른 단 채널 효과가 발생하게 되는데, 본 연구에서는 이러한 문제점을 해결하기 위해서 유효 채널 길이를 늘려 단 채널 효과에 의한 영향을 감소시키고, 소스 및 드레인과 기판과의 접합면을 줄여 누설 전류를 줄일 수 있는 recessed 채널 타입의 1T-DRAM을 제작하였다. 1T-DRAM의 메모리 구동방법에는 여러 가지가 있는데 본 연구에서는 impact ionization (II)을 이용한 방법과 gate induced drain leakage (GIDL)을 이용한 방법을 사용하여 1T-DRAM의 채널구조에 따라 어떠한 구동방법이 더 적합한지 평가하였고, 그 결과 recessed 채널 1T-DRAM의 동작은 II 에 의한 측정 방법이 더 적합한 것으로 보여졌다.

• 전기학회논문지
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• 제66권9호
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• pp.1351-1358
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• 2017

In this work, we investigated radiation hardness of GaN-based transistors which are strong candidates for next-generation power electronics. Field effect transistors with three types of gate structures including metal Schottky gate, recessed gate, and p-AlGaN layer gate were fabricated on AlGaN/GaN heterostructure on Si substrate. The devices were irradiated with energetic protons and alpha-particles. The irradiated transistors exhibited the reduction of on-current and the shift of threshold voltage which were attributed to displacement damage by incident energetic particles at high fluence. However, FET operation was still maintained and leakage characteristics were not degraded, suggesting that GaN-based FETs possess high potential for radiation-hardened electronics.

• Korean Chemical Engineering Research
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• 제60권2호
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• pp.313-319
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• 2022

HfO₂을 게이트 산화막으로 갖는 AlGaN/GaN 기반 고이동도 전계효과 트랜지스터(high electron mobility transistor, HEMT)의 노멀리 오프(normally-off) 작동 구현을 위하여 게이트 리세스(gate-recess) 깊이에 따른 소자 특성이 시뮬레이션을 통하여 분석되었다. 전통적인 HEMT 구조, 3 nm의 두께를 갖는 게이트 리세스된 HEMT 구조, 게이트 영역에 AlGaN 층을 갖지 않는 HEMT 구조가 모사되었다. 전통적인 HEMT 구조는 노멀리 온(normally-on) 특성을 나타내었으며, 0 V의 게이트 전압 및 15 V의 드레인 전압 환경에서 0.35 A의 드레인 전류 특성을 나타내었다. 3 nm의 두께를 갖는 게이트 리세스된 HEMT 구조는 2DEG(2-dimensional electron gas) 채널의 전자 농도 감소로 인해, 같은 전압 인가 조건에서 0.15 A의 드레인 전류 값을 보였다. 게이트 영역에 AlGaN 층을 갖지 않는 HEMT 구조는 뚜렷한 노멀리 오프 동작을 나타내었으며, 0 V의 동작전압 값을 확인할 수 있었다.

• 반도체디스플레이기술학회지
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• 제12권3호
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• pp.23-27
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• 2013

This paper is for enhancing the breakdown voltage of MHEMTs with an InP-etchstop layer. Gate-recess structures has been simulated and analyzed for the breakdown of the devices with the InP-etchstop layer. The fully removed recess structure in the drain side of MHEMT shows that the breakdown voltage enhances from 2V to almost 4V and that the saturation current at gate voltage of 0V is reduced from 90mA to 60mA at drain voltage of 2V. This is because the electron-captured negatively fixed charges at the drain-side interface between the InAlAs barrier layer and the $Si_3N_4$ passivation layer deplete the InGaAs channel layer more and thus decreases the electron current passing the channel layer. In the paper, the fully-recessed asymmetric gate-recess structure at the drain side shows the on-breakdown voltage enhancement from 2V to 4V in the MHEMTs.

• 대한전자공학회논문지SD
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• 제38권6호
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• pp.390-397
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• 2001

GIDL(Gate-Induced Drain-Leakage)을 줄일 수 있는 새로운 구조의 ESD(Elevated Source Drain) MOSFET을 제안하고 분석하였다. 제안된 구조는 SDE(Source Drain Extension) 영역이 들려진 형태를 갖고 있어서 SDE 임플란트시 매우 낮은 에너지 이온주입으로 인한 저활성화(low-activation) 효과를 방지 할 수 있다. 제안된 구조는 건식 식각 및 LAT(Large-Angle-Tilted) 이온주입 방법을 사용하여 소오스/드레인 구조를 결정한다. 기존의 LDD MOSFET과의 비교 시뮬레이션 결과, 제안된 ESD MOSFET은 전류 구동능력은 가장 크면서 GIDL 및 DIBL(Drain Induced Barrier Lowering) 값은 효과적으로 감소시킬 수 있음을 확인하였다. GIDL 전류가 감소되는 원인으로는 최대 전계의 위치가 드레인 쪽으로 이동함에 따라 최대 밴드간 터널링이 일어나는 곳에서의 최대 전계값이 감소되기 때문이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제6권2호
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• pp.61-67
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• 2006

We fabricate local damascene FinFET cell array in sub-60nm feature sized DRAM. The local damascene structure can remove passing-gate-effects in FinFET cell array. p+ boron in-situ doped polysilicon is chosen for the gate material, and we obtain a uniform distribution of threshold voltages at around 0.7V. Sub-threshold swing of 75mV/d and extrapolated off-state leakage current of 0.03fA are obtained, which are much suppressed values against those of recessed channel array transistors. We also obtain a few times higher on-state current. Based on the improved on- and off-state current characteristics, we expect that the FinFET cell array could be a new mainstream structure in sub-60nm DRAM devices, satisfying high density, low power, and high-speed device requirements.

• 한국진공학회지
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• 제22권6호
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• pp.335-340
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• 2013

본 논문은 InP 식각정지층을 갖는 MHEMT 소자의 항복전압을 증가시키기 위한 시뮬레이션 설계 논문이다. MHEMT 소자의 게이트 리세스 구조 및 채널 구조를 변경하여 시뮬레이션을 수행하였고 비교 분석하였다. MHEMT 소자의 드레인 측만을 완전히 제거한 비대칭 게이트 리세스 구조인 경우 $I_{dss}$ 전류가 90 mA에서 60 mA로 줄어들지만 항복 전압은 2 V에서 4 V로 증가함을 확인하였다. 이는 $Si_3N_4$ 보호층과 InAlAs 장벽층 사이의 계면에서 형성되는 전자-포획 음의 고정전하로 인해 채널층에서의 전자 공핍이 심화되어 나타나는 현상으로 이는 채널층의 전류를 감소시켜 충돌이온화를 적게 형성시켜 항복전압을 증가시킨다. 또한, 동일한 구조의 비대칭 게이트 리세스 구조에서 채널층을 InGaAs/InP 복합 채널로 바꾸어 설계한 구조에서는 항복전압이 5 V로 증가하였다. 이는 높은 드레인 전압에서 InP 층의 적은 충돌이온화와 이동도로 인해 전류가 더 감소했기 때문이다.

• 한국전자파학회논문지
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• 제15권3호
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• pp.258-264
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• 2004

본 논문에서는 40 ㎓ 대역 MMIC(Monolithic Microwave Intergrated Circuit) 이중평형 star 혼합기를 비아 공정이 있는 GaAs substrate(두께 4 mil)상에서 설계 및 제작, 측정하였다. 이중평형 star 혼합기를 구현하기 위해 발룬회로와 다이오드 설계가 필요했다. 발룬회로는 microstrip과 CPS(Coplanar Strip)를 이용하여 새로운 구조를 제안하여, 2 ㎓ 대역으로 주파수를 낮추어 새로운 구조의 발룬 성능을 PCB로 제작하여 확인한 바 있다. 이를 바탕으로 40 ㎓에서 MMIC 발룬을 설계하였다. 제안된 발룬은 비아 공정이 포함된 MMIC 회로에 적 합하며, 이중평형 혼합기 구현에 쉽게 적용 가능하다는 특징이 있다. 다이오드는 p-HEMT를 사용하는 밀리미터파 대역의 다른 MMIC 회로들과의 호환성을 고려하여, p-HEMT 공정을 기반으로 한 쇼트키 다이오드를 설계하였다. 이를 이용 제안한 발룬회로와 다이오드를 조합하여, 이중평형 star 혼합기를 구현하였다. 혼합기의 측정 결과 LO전력이 18 ㏈m일 때, 변환손실 약 30 ㏈를 얻었다. 이는 p-HEMT의 AlGaAs/InGaAs 층에 의한 다이오드 때문이며, p-HEMT구조에서 AlGaAs층을 식각하여 단일 접합 다이오드를 만들면 혼합기의 성능이 개선될 것으로 예상된다.