• 한국산학기술학회논문지
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• 제9권1호
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• pp.16-22
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• 2008

10nm Ni/30 nm와 70nm poly Si/200nm $SiO_2/Si(100)$ 구조로부터 니켈실리사이드의 열적안정성을 연구하기 위해서 쾌속열처리기를 이용하여 실리사이드화 온도 $300{\sim}1100^{\circ}C$에서 40초간 열처리하여 실리사이드를 제조하였다. 준비된 실리사이드의 면저항값 변화, 미세구조, 상 분석, 표면조도 변화를 각각 사점면저항측정기, FE-SEM, TEM, HRXRD, SPM을 활용하여 확인하였다. 30 nm 다결정실리콘 기판 위에 형성된 실리사이드는 $900^{\circ}C$까지 열적안정성이 있었다. 반면에 70 nm 다결정실리콘 기판 위에 형성된 실리사이드는 기존연구결과와 동일한 $700^{\circ}C$ 이상에서 고저항상인 $NiSi_2$로 상변화 하였다. HRXRD로 확인한 결과, 30 nm 두께의 기판 위에 니켈실리사이드는 $900^{\circ}C$ 고온에서도 NiSi상이 유지되다가 $1000^{\circ}C$에서 $NiSi_2$로 상변화 하였다. FE-SEM 과 TEM 관찰결과, 30 nm 두께의 다결정실리콘 기판에서는 $700^{\circ}C$의 저온처리에는 잔류 다결정실리콘 없이 매우 균일하고 평탄한 40 nm의 NiSi가 형성되었고, $1000^{\circ}C$에는 선폭 $1.0{\mu}m$급의 미로형 응집상이 생성됨을 확인하였다. 70 nm 두께의 다결정실리콘 기판에서는 불균일한 실리 사이드 형성과 잔류 다결정실리콘이 존재하였다. SPM결과에서 전체 실험구간에서의 RMS 표면조도 값도 17nm 이하로 CMOS공정의 FUSI게이트 적용의 가능성을 보여주었다. 다결정실리콘 게이트의 높이를 감소시키면 니켈실리사이드는 상안정화가 용이하며 저저항구간을 넓힐 수 있는 장점이 있었다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2003년도 추계학술발표강연 및 논문개요집
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• pp.200-200
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• 2003

Polycrystalline Si(polysilicon) TFTs have opened a way for the next generation of display devices, due to their higher mobility of charge carriers relative to a-Si TFTs. The polysilicon W applications extend from the current Liquid Crystal Displays to the next generation Organic Light Emitting Diodes (OLED) displays. In particular, the OLED devices require a stricter control of properties of gate oxide layer, polysilicon layer, and their interface. The polysilicon layer is generally obtained by annealing thin film a-Si layer using techniques such as solid phase crystallization and excimer laser annealing. Typically laser-crystallized Si films have grain sizes of less than 1 micron, and their electrical/dielectric properties are strongly affected by the presence of grain boundaries. Impedance spectroscopy allows the frequency-dependent measurement of impedance and can be applied to inteface-controlled materials, resolving the respective contributions of grain boundaries, interfaces, and/or surface. Impedance spectroscopy was applied to laser-annealed Si thin films, using the electrodes which are designed specially for thin films. In order to understand the effect of grain size on physical properties, the amorphous Si was exposed to different laser energy densities, thereby varying the grain size of the resulting films. The microstructural characterization was carried out to accompany the electrical/dielectric properties obtained using the impedance spectroscopy, The correlation will be made between Si grain size and the corresponding electrical/dielectric properties. The ramifications will be discussed in conjunction with active-matrix thin film transistors for Active Matrix OLED.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1995년도 추계학술대회 논문집 학회본부
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• pp.603-605
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• 1995

We present a novel method. to fabricate surface micromachined structures without their sticking on the substrate. An anhydrous HF/$CH_3OH$ vapor-phase etching (VPE) of sacrificial $SiO_2$ layers was employed to release 0.5-2 {\mu}m$ thick polysilicon cantilevers. The fabricated structures were observed using scanning electron microscope and 3-dimensional optical microscope. The results show that we can successfully make cantilever beams up to 1200{\mu}m$ long without sticking. Annealing effects on residual stress of polysilicon microstructures were also investigated. Anneal ins at 1100$^{\circ}C$ for 1 hour was found to be effective to release the residual stress of the polysilicon microstructures. These VPE and anneal ins techniques will be useful in surface micromachining technologies.

• 한국전기전자재료학회논문지
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• 제18권11호
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• pp.1001-1006
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• 2005

A new fabrication method is proposed to form the stacked polysilicon gate by nitridation in $N_2$ atmosphere using conventional LP-CVD system. Two step stacked layers with an amorphous layer on top of a polycrystalline layer as well as three step stacked layers with polycrystalline films were fabricated using the proposed method. SIMS profile showed that the proposed method would successfully create the nitrogen-rich layers between the stacked polysilicon layers, thus resulting in effective retardation of dopant diffusion. It was observed that the dopants in stacked films were piled-up at the interface. TEM image also showed clear distinction of stacked layers, their plane grain size and grain mismatch at interface layers. Therefore, the number of stacked polysilicon layers with different crystalline structures, interface position and crystal phase can be easily controlled to improve the device performance and reliability without any negative effects in nano-scale CMOSFETs.

• 한국전기전자재료학회논문지
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• 제19권6호
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• pp.507-511
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• 2006

We investigated accelerated soft error rate (ASER) in static random access memory (SRAM) cells of thin film transistor (TFT) type. The effects on ASER by cell density, buried nwell structure, operational voltage, and polysilicon-2 layer thickness were examined. The increase in the operational voltage, and the decrease in the density of SRAM cells, respectively, resulted in the decrease of ASER values. The SRAM chips with buried nwell showed lower ASER than those with normal well structure did. The ASER decreased as the test distance from alpha source to the sample increased from $7{\mu}m\;to\;15{\mu}m$. As the polysilicon-2 thickness increased up to $1000\;{\AA}$, the ASER decreased exponentially. In conclusion, the best condition for low soft error rate, which is essential to obtain highly reliable SRAM device, is to apply the buried nwell structure scheme and to fabricate thin film transistors with the thick polysilicon-2 layer

• 한국결정성장학회지
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• 제7권1호
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• pp.143-150
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• 1997

본 연구는 수소로 희석된 $B_2H_6$를 도판트 소스 가스로 사용하여 이온 질량 주입(ion mass doping)을 하였을 때 다결정 박막의 전기적 특성과 도판트의 활성화시 방사 손상(radiation damage)의 효과에 대하여 고찰하였다. 다결정 박막에서 보론(boron)의 SIMS 분석과 컴퓨터 시뮬레이션인 TRIM92를 비교해서 가장 주입 확률이 높은 이온의 종류는 $B_2H_x\;^+$(x=1, 2, 3‥‥) 형태의 분자 이온임을 알았다. 높은 에너지의 질량 이온 주입 결과 시간에 따라 변화하는 비정질화된 층의 분율이 다결정 박막 내에 연속적인 비정질 충으로 존재하였다. 주입 이온의 질량 분리가 일어나지 않는 이온 질량 주입법(ion mass doping technique)에 의해 비정질화는 유발된다. 손상된 시편의 중간 열처리 온도 범위에서 도판트 활성화 거동과 역 열처리(reverse annealing) 효과가 관찰되었다. 이와 같은 연구의 결과 p-채널 다결정 박막 트랜지스터의 오프 스테이트(off-state) 전류는 방사 손상(radiation damage)에 의존한다.

• 센서학회지
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• 제9권3호
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• pp.233-241
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• 2000

본 연구에서는 동일한 테스트 구조물을 사용하여 현재 다결정실리콘 표면 미세가공 기술에서 널리 사용되고 있는 여러 가지 점착 방지법들의 성능을 비교하였다. 테스트 구조물로는 다양한 폭과 길이를 갖는 일반적인 cantilever와 dimple, antistiction tip, plate를 가지는 cantilever를 사용하였으며 구조물 형태에 따른 점착 방지 결과를 관찰하였다. 희생층 제거 후 구조물과 기판의 점착을 결정하는 건조과정에서는 증발법과 승화건조법을 사용하였다. 증발법에서는 methanol, IPA, DI water 등을 여러 최종 세척액으로 사용하여 표면장력과 세척 온도에 따른 점착 방지 결과를 비교하였다. 승화건조법에서는 중간 세척액으로 methanol을 사용하였다. 그리고 동일한 실험조건으로 stress gradient가 있는 동일한 구조물을 사용하여 stress gradient에 의한 점착 방지 결과를 관찰하였다. 결론적으로 승화건조법이 여러 가지 증발법보다 우수한 결과를 보여주었고 다결정 실리콘 표면 미세가공 기술로 미세 구조물을 부양시킬 때 승화건조법이 가장 우수한 방법이라고 사료된다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2002년도 하계학술대회 논문집
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• pp.358-361
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• 2002

Self-aligned MOSFETS using a polysilicon gate are widely fabricated in silicon technology. The polysilicon layer acts as a mask for the source and drain implants and does as gate electrode in the final product. However, the usage of polysilicon gate as a self-aligned mask is restricted in fabricating SiC MOSFETS since the following processes such as dopant activation, ohmic contacts are done at the very high temperature to attack the stability of the polysilicon layer. A metal instead of polysilicon can be used as a gate material and even can be used for ohmic contact to source region of SiC MOSFETS, which may reduce the number of the fabrication processes. Co-formation process of metal-source/drain ohmic contact and gate has been examined in the 4H-SiC based vertical power MOSFET At low bias region (<20V), increment of leakage current after RTA was detected. However, the amount of leakage current increment was less than a few tens of ph. The interface trap densities calculated from high-low frequency C-V curves do not show any difference between w/ RTA and w/o RTA. From the C-V characteristic curves, equivalent oxide thickness was calculated. The calculated thickness was 55 and 62nm for w/o RTA and w/ RTA, respectively. During the annealing, oxidation and silicidation of Ni can be occurred. Even though refractory nature of Ni, 950$^{\circ}C$ is high enough to oxidize it. Ni reacts with silicon and oxygen from SiO$_2$ 1ayer and form Ni-silicide and Ni-oxide, respectively. These extra layers result in the change of capacitance of whole oxide layer and the leakage current

• 한국전기전자재료학회논문지
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• 제11권3호
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• pp.195-202
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• 1998

The LPCVD system of batch type for the massproduction of semiconductor fabrication has a problem of phosphorous concentration uniformity in the boat. In this paper we study an improvement of the uniformity for phosphorous concentration and sheet resistance. These property was improved by using the nitrogen process and modified long nozzle for gas injection tube in the doped polysilicon deposition system. The phosphorous concentration and its uniformity for polysilicon film are measured by XRF(X-ray Fluorescence) for the conventional process condition and nitrogen process. In conventional process condition, the phosphorous concentration, it uniformity and sheet resistance for polysilicon film are in the range of 3.8~5.4$\times$10\ulcorner atoms/㎤, 17.3% and 59~$\Omega$/ , respectively. For the case of nitrogen process the corresponding measurements exhibited between 4.3~5.3$\times$10\ulcorner atoms/㎤, 10.6% and 58~81$\Omega$/ . We find that in the nitrogen process the uniformity of phosphorous concentration improved compared with conventional process condition, however, the sheet resistance in the up zone of the boat increased about 12 $\Omega$/ . In modified long nozzle, the phosphorous concentration, its uniformity and sheet resistance for polysilicon films are in the range of 4.5~5.1$\times$10\ulcorner atoms/㎤, 5.3% and 60~65$\Omega$/ respectively. Annealing after $N_2$process gives the increment of grain size and the decrement of roughness. Modification of nozzle gives the increment of injection amount of PH$_3$. Both of these suggestion result in the stable phosphorous concentration and sheet resistance. The results obtained in this study are also applicable to process control of batch type system for memory device fabrication.

• 대한전자공학회논문지SD
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• 제38권1호
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• pp.23-29
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• 2001

아날로그용 다결정 실리콘 커패시터를 Ti-실리사이드 공정으로 제조하여 실리사이드에의한 커패시터의 전기적 특성 변화를 조사하였다. 커패시터의 선형 특성을 개선시키기 위해서는 두 전극으로 사용되는 다결정실리콘의 물성이 동일해야한다. 다결정 실리콘들은 높은 불순물 농도를 가져야하고 그 크기가 같아야한다. 정전용량 전압 계수(Voltage Coefficient of Capacitance ；VCC)는 아날로그 커패시터의 선형성을 나타내는 계수이며, 커패시터의 구성 물질과 커패시터의 구조에 의존하게 된다. 본 연구에서는 다결정 실리콘을 Ti-실리사이드 함으로써 낮은 정전용량 전압 계수를 얻을 수 있었다. 이것은 실리사이드와 다결정 실리콘사이의 계면에서 기생 정전용량이 발생하여, 커패시터의 단위 면적 당 정전용량이 낮아졌기 때문이다. 그러나 실리사이드 공정동안 하층 다결정 실리콘 근처의 산화막에서 양전하가 형성됨을 전기적 특성으로부터 유추하였다.