• 정보보호학회논문지
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• 제26권2호
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• pp.377-386
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• 2016

악성코드의 수가 기하급수적으로 증가함에 따라 악성코드의 행위를 고속으로 분석하는 기술이 절실히 요구되고 있다. 또한, 정적 분석을 방해하는 실행압축과 가상화 같은 지능화된 코드 난독화 기법이 대부분의 악성코드에 적용되어 악성코드 동적 분석에 관한 연구가 다양하게 진행되고 있다. 그러나 동적 분석은 조건에 따라 다른 행위를 하는 악성코드를 분석하는 데 어려움이 있으며, 이를 해결하기 위한 기존의 연구들은 분석 속도가 느리거나 분석환경을 준비하는 데 많은 자원을 소모하는 문제를 가지고 있다. 본 논문은 단일 분석환경에서 악성코드의 다중실행경로를 고속으로 탐색하는 방법을 제안한다. 제안한 방법은 다중실행경로 분석이 병렬적으로 실행되도록 파이프라인화 하였고, 실험을 통해 2-코어 환경에서 29%, 4-코어 환경에서 70%의 성능향상과 지연노드에 영향 받지 않는 고속탐색이 가능함을 보였다.

• 전자공학회논문지
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• 제50권2호
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• pp.104-113
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• 2013

60GHz 멀티-기가비트 WPAN 시스템을 위한 고속 QC-LDPC 복호기의 구조를 제안한다. 제안한 QC-LDPC 복호기 설계를 위하여 4 블록-병렬 계층 복호 기술과 fixed wire network 기술이 적용 되었다. 2단 파이프라이닝과 4 블록-병렬 계층 복호기술은 동작 주파수와 데이터 처리량을 개선시키는데에 큰 효과가 있다. 또한 본 제안한 복호기 구조에서 스위치 네트워크를 구현하여 위하여 fixed wire network로 간단하게 구현될 수 있으면 하드웨어 복잡도를 크게 감소시킬 수 있다. 제안한 672-비트, rate-1/2인 QC-LDPC 복호기 구조는 90-nm CMOS 표준 셀을 이용해 설계 및 합성하였다. 성능 분석 결과 제안한 QC-LDPC 복호기 구조는 794K 게이트를 가지며 클락 속도 290MHz 에서 작동한다. 12-iteration일 때 데이터 처리율은 3.9 Gbps 이며 60GHz WPAN 시스템에 적용되어 사용 될 수 있다.

• 전자공학회논문지C
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• 제34C권11호
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• pp.1-11
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• 1997

The transient current components of the dRAM are analyzed and the sensing current, data path operation current and DC leakage current are revealed to be the major curretn components. It is expected that the supply voltage of less than 1.5V with low VT MOS witll be used in multi-giga bit dRAM. A low voltage dual VT self-timed CMOS logic in which the subthreshold leakage current path is blocked by a large high-VT MOS is proposed. An active signal at each node of the nature speeds up the signal propagation and enables the synchronous DRAM to adopt a fast pipelining scheme. The sensing current can be reduced by adopting 8 bit prefetch scheme with 1.2V VDD. Although the total cycle time for the sequential 8 bit read is the same as that of the 3.3V conventional DRAM, the sensing current is loered to 0.7mA or less than 2.3% of the current of 3.3V conventional DRAM. 4 stage pipeline scheme is used to rduce the power consumption in the 4 giga bit DRAM data path of which length and RC delay amount to 3 cm and 23.3ns, respectively. A simple wave pipeline scheme is used in the data path where 4 sequential data pulses of 5 ns width are concurrently transferred. With the reduction of the supply voltage from 3.3V to 1.2V, the operation current is lowered from 22mA to 2.5mA while the operation speed is enhanced more than 4 times with 6 ns cycle time.

• 대한전자공학회논문지SP
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• 제48권2호
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• pp.41-52
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• 2011

H.264/AVC의 디블록킹 필터는 복호화기 전체의 계산 복잡도 중 큰 비중을 차지하기 때문에, H.264/AVC 복호화기의 실시간 구현을 위해서는 디블록킹 필터의 계산 복잡도를 줄이는 것이 매우 중요하다. 디블록킹 필터의 계산 복잡도가 높은 이유는 여러 단계의 조건 분기문이 많고 메모리 접근이 자주 일어나기 때문이다. 따라서, 본 논문에서는 분기문과 메모리 접근을 최소화하는 디블록킹 필터의 구조를 제안하고, 필터 연산의 병렬화를 위해 소프트웨어 파이프라이닝이 가능하도록 하는 최적화 방법을 제안한다. 제안하는 방법은 TMS320C64x+ 계열의 DSP의 TMS320DM6467 EVM 보드에 구현하여 최적화를 진행하였다. 실험 결과, 최적화된 디블록킹 필터는 FFmpeg의 디블록킹 필터와 비교하였을 때 평균 약 46%의 사이클이 감소되었다.

• 대한전자공학회논문지SP
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• 제44권1호
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• pp.64-69
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• 2007

본 논문은 고속 UWB(Ultra Wide Band) 시스템을 위한 인터폴레이터를 구현한다. 구현된 고속 UWB 시스템용 인터폴레이터는 기존 가변 파라미터를 이용한 큐빅 인터폴레이터에 병렬 처리 기술과 파이프라인 기법을 동시에 적용한다. Stratix II EP2S60F1020C3를 타겟 디바이스로 실험한 결과, 최대지연경로 속도와 최대지연경로 주기가 각각 최대 102.42MHz와 9.764ns가 되었고, 동작속도는 최대 대략 190%이상 향상되었음을 알 수 있다.

• 한국콘텐츠학회논문지
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• 제13권2호
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• pp.44-51
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• 2013

인터넷에서 초고속 서비스의 제공을 위해서, 라우터는 신속하게 IP 주소 검색을 수행해야 한다. 본 논문에서는 4 단계의 파이프라인으로 구성된 하이브리드 방식의 병렬 IP 주소 검색 구조를 제안한다. 단계 2의 다중 SRAM과 단계 3의 분할 TCAM을 사용하여 저렴한 비용으로 병렬화를 이루고, 파이프라이닝을 통해 처리율을 향상시켰다. 단계 1에서 스마트 분배기는 선행된 IP 주소와 동일한 주소를 다음 단계로 진입시키지 않고 선행의 검색 결과를 그대로 활용하게 한다. 이에 따라, 캐싱 효과에 의해 검색 처리율을 더욱 향상시키고, 단계 3인 TCAM bank로의 접근 충돌도 완화시킬 수 있다. 마지막 단계의 재정렬 버퍼는 처리된 IP 주소 순서를 입력 순서에 맞도록 재조정하는 기능을 수행한다. 또한, 실제 사용되는 라우팅 테이블과 Zipf 법칙에 따라 생성된 트래픽 분포를 사용하여, 병렬 파이프라인 IP 검색 구조의 성능을 기존의 하이브리드 구조와 비교하여 평가한다.

• 인지과학
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• 제7권1호
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• pp.75-84
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• 1996

본 논문에서는 필기체 숫자 인식 프로그램을 설계하는데 있어서의 구조적인 면의 중요성을 강조하고 두가지 구조적 설계에 대해서 기술한다.첫째로는 숫자 인식 프로그램에 대한 모듈러 설계를 기술하고 그에 대한 이점들을 기술한다.첫째로는 숫자 인식 프로그렘에 대한 모듈러 설계를 기술하고 그에 대한 이점들을 기술한다.이러한 구조에서 인식기는 10개의 이진 부인식기로 구성되어있으며,각각의 부인식기는 단지 하나의 부류에 대해서만 책임을 진다.규칙기반 휸련과 신경망 기반 훈련을 기술한다. 둘째로는 두개 혹은 그 이상의 인식기를 파이프라인으로 연결하였다.파이프라인에서 두번째 인식기는 첫번째 인식기에서 인식된 패턴을 검증하는 역할을 담당하거나,첫번째 인식기에서 거부된 패턴을 재인시하는 역할을 담당한다.이제까지 얻어진 실험결과는 제안된 구조설계의 장점을 보여주고 있다.

• 한국정보통신학회논문지
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• 제9권5호
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• pp.943-950
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• 2005

초고속 통신망을 통해 다양한 서비스 품질을 요구하는 멀티미디어 데이터의 서로 다른 실시간 전송 제약을 보장 할 수 있는 스트림 전송 기법에 대한 연구가 활발히 진행되고 있다. 각 멀티미디어 응용의 데이터 전송 요구에 따라 차별적으로 자원을 예약하는 기법을 설계하고 할당되지 않고 남아 있는 자원의 활용률을 높일 수 있는 대역폭 할당 기법과 유연한 실시간 전송을 제공할 수 있는 파이프 라이닝 기법을 제시하였다. 또한 멀티미디어 데이터의 고유 특성으로 인한 동기성을 보장하기 위해서 수신 버퍼를 기반으로 한 피드백 전송 제어 기법을 적용하여 실시간 전송이 가능하도록 하였다. 그리고 네트워크 폭주로 인한 전송 경로상의 병목현상이 발생하였을 때 최소한의 서비스 품질을 보장하면서 에러 허용률 범위안에서 데이터 전송량에 대해 네트워크 자원 요구량을 저하시킬 수 있는 전송 제어 기법을 제안하였다. 마지막으로 송, 수신자 간에 지연에 민감한 비디오 스트림이 연속적으로 전송 될 수 있도록 각 비디오 스트림이 요구하는 최대 대역폭을 평활화 할 수 있는 동적 대역폭 평활화 기법을 제안하였다.

• 한국정보통신학회논문지
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• 제19권10호
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• pp.2380-2388
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• 2015

영상에서 움직임이 있는 객체 영역을 검출하기 위한 이동 객체 검출(moving object detection; MOD) 알고리듬을 EGML(effective Gaussian mixture learning) 기반 배경 차분 방법을 적용하여 하드웨어로 설계하였다. EGML 계산 일부의 근사화를 통해 하드웨어 복잡도를 줄였으며, 파이프라이닝 적용을 통해 동작속도를 개선하였다. Verilog-HDL을 이용하여 하드웨어를 설계하였으며, MATLAB/Simulink와 FPGA가 연동된 FPGA- in-the-loop 환경에서 하드웨어 동작을 검증하였다. 설계된 MOD 프로세서는 XC5VSX95T FPGA 디바이스에서 2,218 슬라이스로 구현되었으며, 102 MHz의 클록 주파수로 동작하여 102 MS/s의 처리율을 갖는 것으로 평가되었다. IEEE CDW-2012 데이터 세트의 12가지 영상에 대해 MOD 프로세서의 성능을 분석한 결과, 평균 recall 값은 0.7631, 평균 precision 값은 0.7778, 그리고 평균 F-measure 값은 0.7535로 각각 평가되었다.

• 한국통신학회논문지
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• 제41권12호
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• pp.1844-1850
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• 2016

양방향 필터(bilateral filter)는 필터링 시 주변 화소의 평균을 계산하여 경계 보존과 잡음제거에 장점을 가진다. 본 논문에서는 윈도우 분할 기반 양방향 필터에 대하여 실시간 처리가 가능한 시스템을 설계하였다. 윈도우 내부의 주변 화소를 5분할하고 연속된 중심화소와 공유하는 주변 화소를 동시에 연산하는 파이프라인 스케줄링을 적용한 병렬 처리 기법으로 성능을 개선하였다. 비트 폭에 따른 필터 성능과 하드웨어 자원 소모에 대한 상충관계(tradeoff)를 고려하였으며, 필터링 결과 영상의 PSNR 분석을 통하여 비트를 할당하였고 사용된 지수함수는 16단계의 계단함수 LUT를 적용하였다. 설계한 시스템은 verilogHDL로 설계되었으며, 동부하이텍 110nm 라이브러리를 사용하여 Synopsys를 통해 합성하였고 416MHz의 최대 동작주파수에서 416Mpixels/s(397fps)의 처리량(throughput)과 132K 게이트의 하드웨어 자원을 사용한다.