• 한국정보통신학회논문지
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• 제14권1호
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• pp.138-144
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• 2010

최근에 도입되어 운영되고 있는 타키온 1차 시스템은 쿼드코어 AMD 바로셀로나 노드로 구성된 고성능 슈퍼컴퓨터이다. 본 논문에서는 하이브리드 병렬화 기법을 도입한 프로그램 중 하나로 사용되고 있는 멀티존(Multi-zone) NAS 병렬 벤치마크(NPB)를 이용하여 타키온 성능 및 병렬 확장성을 검증하고자 한다. 하이브리드 병렬 성능 시험을 위하여 NPB-3.3 버전 BT-MZ의 B 및 C클래스를 사용하였으며, 실제로 타키온 시스템의 1024개의 프로세스까지 병렬 확장성을 테스트를 하였다. 프로세서 1024개 이상 이용한 하이브리드 병렬컴퓨팅 계산 결과는 국내 최초이다. 이러한 하이브리드 병렬화 기법은 타키온처럼 멀티코어 기술을 적용한 고성능 컴퓨팅 시스템에서 매우 효율적이고 유용한 병렬 성능 벤치마크가 될 수 있음을 기술하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 춘계학술대회 논문집 전기기기 및 에너지변환시스템부문
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• pp.140-142
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• 2003

Small impedances in the superconducting Parallel circuits cause unequal distribution of the currents in the circuits. This results in Quenches or losses in some superconducting parts. This paper presents the fabrication and test results of a multi-interphase transformers (IPT) for equal current distribution in parallel circuits. Test results show that the IPT can effectively make the current distribution uniform in parallel circuits that have unequal resistances.

• 한국전산유체공학회:학술대회논문집
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• 한국전산유체공학회 2004년도 추계 학술대회논문집
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• pp.111-114
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• 2004

CFD code that simulates stator-rotor interactions is developed applying parallel computing method. Modified Multi-Block Grid System which enhances perpendicularity in grid and is appropriate in parallel processing is introduced and Patched Algorithm is applied in sliding interface which is caused by movement of rotor. The experimental model in the turbo-machine is composed of 11 stators and 14 rotors. Analyses on two test cases which are one stator - one rotor model and three stators - four rotors model are performed. The results of the two cases have been compared with the experimental test data.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅳ
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• pp.2367-2370
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• 2003

A fast pattern classification algorithm with Cellular Parallel Processing Network-based dynamic programming is proposed. The Cellular Parallel Processing Networks is an analog parallel processing architecture and the dynamic programming is an efficient computation algorithm for optimization problem. Combining merits of these two technologies, fast Pattern classification with optimization is formed. On such CPPN-based dynamic programming, if exemplars and test patterns are presented as the goals and the start positions, respectively, the optimal paths from test patterns to their closest exemplars are found. Such paths are utilized as aggregating keys for the classification. The pattern classification is performed well regardless of degree of the nonlinearity in class borders.

• 한국초전도저온공학회:학술대회논문집
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• 한국초전도저온공학회 2003년도 학술대회 논문집
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• pp.203-205
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• 2003

Parallel wounded windings with BSCCO-2223 HTS tape for 1MVA HTS transformer were designed and prototype windings were fabricated in double pancake type. The parallel HTS tapes were transposed between the pancakes via non-superconducting joints because it is hard to make transpositions inside the pancake windings. The prototypes were wound using copper tape with same size as BSCCO-2223 tape, which will be used in 1MVA HTS transformer. The windings will be used for high voltage test and insulation test of the transformer Parallel HTS windings are going to be fabricated and tested for current distribution in near future.

• 한국초전도저온공학회:학술대회논문집
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• 한국초전도저온공학회 2003년도 추계학술대회 논문집
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• pp.109-112
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• 2003

Small impedances in the superconducting parallel circuits cause unequal distribution of the currents in the circuits. This results in quenches or losses in some superconducting parts and decrease of total transport current. This paper presents the fabrication and test results of a superconducting multi- interphase transformers (SIPT) for equal current distribution in superconducting parallel circuits. The secondary loop configuration with air core SIPT seems to be the most efficient one for the SFCL. Test results show that the SIPT can effectively make the current distribution uniform in Parallel circuits that have unequal resistances.

• 한국정보과학회논문지:시스템및이론
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• 제30권3_4호
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• pp.186-193
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• 2003

최근 몇 년 동안 디지털 시스템이 복잡성은 아주 빠르게 증가하고 있다. 비록 반도체 제조업자들이 제품에 대한 신뢰성을 높이려고 노력하고 있지만 어느 때에 시스템이 어딘가에서 결함이 발생할 것이라는 것을 알기는 불가능하다. 이렇듯이 회로가 복잡화함에 따라 테스트 생성(test generation)에 대한 잘 정리되어 있고 자동화된 방법이 필요하게 되었다. 하지만 현재 광범위하게 사용하고 있는 방법중 대부분은 한번에 하나씩의 패턴만을 넣어서 처리하는 방식이다. 이는 각각의 결함에 대해서 탐색하는데 많은 시간을 낭비하게 된다. 본 논문에서는 Exhaustive 방법을 사용하는 테스트 패턴 생성 방법 중에서 분할 기법을 적용하여 테스트 패턴을 생성한다. 또한 이 패턴을 이용하여 병렬로 패턴을 삽입함으로써 더욱 빠르게 결함을 발견할 수 있는 방법을 설계 및 구현한다.

• 한국통신학회논문지
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• 제19권6호
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• pp.1038-1045
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• 1994

본 논문에서는 CAM에서 발생하는 모든 PSF(Pattern Sensitive Fault)를 검사하기 위한 알고리즘과 테스트회로를 설계하였다. 즉, 짧은 시간에 최소의 부가회로를 이용하여 외부의 장비에 의존하지 않고 테스트하는 내장 테스트회로를 설계하였다. 부가적으로 첨가된 회로로는 병렬비교기와 오류검출기가 있고, 병렬테스팅을 위해서 수정된 디코더를 사용하였다. 또한, 효과적인 테스트패턴을 구하기 위해 Eulerian path의 구성방법에 대해서도 연구를 수행하였다. 결과적으로, 본 논문에서 사용한 알고리즘을 사용하면 워드수에 관계없이 324+2b(b:비트수) 만큼의 동작으로 CAM의 모든 내용을 테스트할 수 있다. 전체 회로중에서 테스트회로가 차지하는 면적은 약 7.5%정도가 된다.

• 한국통신학회논문지
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• 제16권12호
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• pp.1423-1434
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• 1991

본 논문에서는 적합성 시혐 표기 기법인 TTCN이 객체, 클래스, 상속 등의 객체지향 개념을 갖도록 확장하였다. 분산 시스템 환경하에서 ISDN과 같은 응용 프로토콜 구현 제품들이 표준 프로토콜에 적합한 지를 시험하기 위한 시험 시스템은 구조가 복잡하고, 병렬로 수행하는 프로토콜 시험 행위를 포함하고 있기 때문에 기존의 TTCN으로는 전체 시험 suite를 이해하기 쉽고 명확하게 나타낼 수없다. ISO에서는 TTCN에 병렬성을 표기할 수 있도록 확장하는 연구가 잔행 중에 있으나, 이와 병행하여 병렬 시험 요소를 하나의 객체로 표기하는 객체 모형을 TTCN에 적용한다면 신뢰성과 소프트웨어 재사용을 증대시키는 효과를 얻을수 있으며, TTCN을 하나의 시험 언어로 발전 시킬수 있을것이다.

• 대한전기학회논문지:시스템및제어부문D
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• 제49권6호
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• pp.322-329
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• 2000

BIST(Built-in Self Test) has been considered as the most promising DFT(design-for-test) scheme for the present and future test strategy. The most serious problem in applying BIST(Built-in Self Test) into a large circuit is the excessive increase in test time. This paper is focused on this problem. We proposed a new BIST construction scheme which uses a parallel divide-and-conquer method. The circuit division is performed with respect to some internal nodes called test points. The test points are selected by considering the nodal connectivity of the circuit rather than the testability of each node. The test patterns are generated by only one linear feedback shift register(LFSR) and they are shared by all the divided circuits. Thus, the test for each divided circuit is performed in parallel. Test responses are collected from the test point as well as the primary outputs. Even though the divide-and-conquer scheme is used and test patterns are generated in one LFSR, the proposed scheme does not lose its pseudo-exhaustive property. We proposed a selection procedure to find the test points and it was implemented with C/C++ language. Several example circuits were applied to this procedure and the results showed that test time was reduced upto 1/2151 but the increase in the hardware overhead or the delay increase was not much high. Because the proposed scheme showed a tendency that the increasing rates in hardware overhead and delay overhead were less than that in test time reduction as the size of circuit increases, it is expected to be used efficiently for large circuits as VLSI and ULSI.