• 한국통신학회논문지
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• 제33권1C호
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• pp.140-148
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• 2008

타입 II ONB(optimal normal basis)의 자기쌍대성(self duality)을 이용하여 낮은 하드웨어 복잡도와 작은 지연시간을 가지는 GF($2^m$)상의 비트 패러럴, 시리얼 시스톨릭 어레이를 제안하였다. 제안된 곱셈기는 m+1의 지연시간을 가지며 각 셀은 5개의 래치(플립-플롭)로 구성된다. 제안된 어레이는 다른 어레이와 비교하여 공간 복잡도와 지연시간을 줄임을 알 수 있다.

• 대한전자공학회논문지SD
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• 제44권8호
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• pp.30-37
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• 2007

유한체 $GF(2^m)$에서의 다항식의 지수승 연산은 암호학(Cryptography), DSP(digital signal processing), 에러 정정 코드에서 기본적인 연산으로 사용되어진다. 기존의 방법들은 지수승 연산을 병렬처리가 가능한 Right-to-Left 이진 방법으로 구성하여 연산시간을 줄이는 방법을 사용하였다. 본 논문에서는 기존의 다항식 기저에서 Right-to-Left 이진 방법으로 구성되었던 다항식의 지수승기를 약한 쌍대 기저 기반에서 삼항 기약다항식을 이용한 Left-to-Right 이진 형태로 구성한다. 제안하는 방법은 Left-to-Right는 고정된 다항식을 곱한다는 점에 착안, 사전계산을 이용하여 연산량을 감소시킨다. 본 논문에서 제안하는 방법은 제곱기(squarer)와 곱셈기(multiplier)를 모두 수행하는 시간이 기존 지수승기의 곱셈기의 연산 시간보다 같거나 작아 Left-to-Right 형태와 Right-to-Left 형태의 기존 지수승기보다 각각 기약 다항식이 $x^m+x+1$의 경우 약 17%, 10%, $x^m+x^k+1(1의 경우 약 21%, 9%, $x^m+x^{m/2}+1$의 경우 15%, 1%의 시간이 단축된다.

• 대한전자공학회논문지SD
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• 제48권10호
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• pp.82-90
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• 2011

스마트폰을 비롯한 각종 매체가 발전함에 따라 우수한 성능의 부동소수점 연산기 필요성이 점차 증가하고 있다. 이러한 요구에 따라 이 논문에서는 기본이 되는 덧셈/뺄셈 뿐 아니라 기존보다 향상된 곱셈과 비교, 변환 연산을 수행하는 고속의 단정도/배정도 부동소수점 연산기의 설계를 제안한다. 가장 많이 사용하는 덧셈/뺄셈 연산기는 반올림 연산 시에 병렬화 작업을 수행함으로서 최적화를 구현하였다. 그래픽 연산 등에서 복잡한 수의 행렬연산이 많이 사용되는데, 이를 빠르게 계산하기 위해서 곱셈기 대신에 곱셈 후 덧셈을 수행하는 단일 곱셈-누산기(MAF)를 설계하였다. 분기 명령은 프로그램에서 자주 사용하는 명령으로 비교 연산에 의해 분기 조건이 결정되는데 이 논문에서는 파이프라인이 완료되기 전에 수행된 비교연산의 결과값을 바이패싱함으로서 연산의 수행시간을 감소시켰다. 또한 IEEE754-2008 표준에 추가된 변환연산을 포함하여 설계하였다. RTL 설계를 검증하기 위하여 연산기마다 40만개의 테스트 벡터를 가중치 무작위 방식으로 선별하여 시뮬레이션을 수행하였다. 검증 후에는 삼성 저전력 45nm 공정에서 합성을 수행하여 600MHz의 동작 주파수를 만족하였다. 또한 개선된 FPU와 기존의 FPU와 비교하여 면적의 감소를 확인하였다.

• 대한지리학회지
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• 제48권2호
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• pp.239-258
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• 2013

이 연구의 목적은 전라북도 14개 시군의 일자리 창출 정책이 해당 지역경제의 선순환으로 연결되는지를 직주불일치를 매개로 살펴보는 것이다. 한 지역에서 창출된 일자리에 대한 직주불일치 비율이 높다는 것은 해당 지역 주민의 고용과 소득에 영향력을 미치지 못하고, 새로운 일자리가 인구의 유입으로 연결되지 못한 것이며, 나아가 일자리 창출이 지역경제 승수효과에 큰 기여를 하지 못함을 의미한다. 이 연구에서는 전라북도 14개 시군의 일자리 창출과 직주불일치의 분석을 위해 취업자의 주거지와 근무지 행정구역 코드를 동시에 수록한 '지역별고용조사'의 마이크로데이터를 기초자료로 하였으며, 직주불일치는 지역 내 취업자 중 동일지역 거주 비율을 뜻하는 노동수요 자급비율로 분석하였다. 종사상 지위, 산업분류, 직업분류 그리고 임금을 기준으로 분석하였을 때, 전주 군산 익산 남원시만 대부분은 기준에서 독립된 노동시장으로 판단할 수 있는 75% 이상의 노동수요 자급비율이 나타났고, 나머지 시군 대부분이 이에 미치지 못한 채 상당수 일자리가 다른 시군의 노동공급에 의존하고 있다. 따라서 직주불일치 정도가 높고 비독립적 지역노동시장이 형성된 시군에서는 지역정책의 효율을 높이기 위해 일자리수를 늘리는 노력과 함께 추가적인 정책의 개발이 필요함을 시사하고 있다.

• 대한전자공학회논문지SD
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• 제39권2호
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• pp.72-81
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• 2002

이 논문은 저전력 마이크로 컨트롤러의 coprocessor로 동작하는 고성능 DSP의 아키텍쳐 구조를 제안한다. 제안된 DSP 아키텍쳐는 DSP 응용 분야의 기본 수식인 곱의 합을 고속으로 수행할 수 있도록 MAC(Multiply and Accumulate) 유닛 두 개를 갖는 dual MAC 아키텍쳐 구조이면서, 곱셈기와 덧셈기를 병렬적으로 배치시킨 특징을 갖는다. 그리고 한번에 최대 3개의 명령어를 동시에 수행할 수 있으면서도 명령어 길이는 31 비트로 고정된 3웨이 수퍼스칼라 구조를 갖는다. 현재 상용되고 있는 세 개의 DSP들과 의 벤치마크 결과, 제안된 DSP 구조가 가장 좋은 성능을 보여주었다. 또한, 특정 알고리듬에 대해서 성능이 같아도 메모리 사용량에 있어 효율적인 구조라는 것을 보여준다.

• 정보처리학회논문지A
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• 제17A권3호
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• pp.121-126
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• 2010

본 논문에서는 저 전압 스윙 기술을 적용하여 저 전력 회로를 구현하고, 슬립 트랜지스터 (sleep-transistor)를 이용하여 누설전류를 최소화하는 새로운 저 전력 MOS 전류모드 논리회로 (MOS current-mode logic circuit)를 제안하였다. 제안한 회로는 저 전압 스윙 기술을 적용하여 저 전력 특성을 갖도록 설계하였고 고 문턱전압 PMOS 트랜지스터 (high-threshold voltage PMOS transistor)를 슬립 트랜지스터로 사용하여 누설전류를 최소화하였다. 제안한 회로는 $16\;{\times}\;16$ 비트 병렬 곱셈기에 적용하여 타당성을 입증하였다. 이 회로는 슬립모드에서 기존 MOS 전류 모드 논리회로 구조에 비해 대기전력소모가 1/104로 감소하였으며, 정상 동작모드에서 11.7 %의 전력소모 감소효과가 있었으며 전력소모와 지연시간의 곱에서 15.1 %의 성능향상이 있었다. 이 회로는 삼성 $0.18\;{\mu}m$ CMOS 공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다.

• 전기전자학회논문지
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• 제22권2호
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• pp.233-241
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• 2018

블록암호 알고리듬 ARIA, AES를 기반으로 GCM (Galois/Counter Mode) 인증암호를 지원하는 암호 프로세서를 경량화 구현하였다. 설계된 암호 프로세서는 블록암호를 위한 128 비트, 256 비트의 두 가지 키 길이와 5가지의 기밀성 운영모드 (ECB, CBC, OFB, CFB, CTR)도 지원한다. 알고리듬 특성을 기반으로 ARIA와 AES를 단일 하드웨어로 통합하여 구현하였으며, CTR 암호연산과 GHASH 연산의 효율적인 동시 처리를 위해 $128{\times}12$ 비트의 부분 병렬 GF (Galois field) 곱셈기를 적용하여 전체적인 성능 최적화를 이루었다. ARIA/AES-GCM 인증암호 프로세서를 FPGA로 구현하여 하드웨어 동작을 확인하였으며, 180 nm CMOS 셀 라이브러리로 합성한 결과 60,800 GE로 구현되었다. 최대 동작 주파수 95 MHz에서 키 길이에 따라 AES 블록암호는 1,105 Mbps와 810 Mbps, ARIA 블록암호는 935 Mbps와 715 Mbps, 그리고 GCM 인증암호는 138~184 Mbps의 성능을 갖는 것으로 평가되었다.

• 한국통신학회논문지
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• 제23권6호
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• pp.1409-1418
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• 1998

최근의 오디오 압축 알고리듬은 다양한 코딩 기법을 조합하여 사용하고 있다. 이들은 DSP 작업(DSP task), 제어 작업(controller task), 그리고 혼합 작업(mixed task)으로 나눌 수 있다. 기존의 DSP 프로세서들은 이들 중 DSP 작업만을 효율적으로 설계되어 있어 제어작업이나 혼합작업에 대해서는 자원을 효율적으로 활용하지 못하는 단점이 있다. 본 논문에서는 기존의 DSP 프로세서가 가지는 DSP 작업에 대하여 고성능을 그대로 유지하면서 제어작업과 혼합작업에서도 좋은 성능을 가지는 새로운 구조를 제안하고 구현하였다. 제안된 프로세서 YSP-3는 4개의 실행 유닛 (곱셈기, 2개의 ALU, 메모리 접근 유닛)을 병렬로 배치한 후 4-way 수퍼스칼라명령어 구조를 사용하여 각 우ㅠ닛을 독립적으로 사용할 수 있도록 하였다. 제안된 구조는 일반적인 DSP 알고리듬과 AC-3 디코딩 알고리듬을 실행하여 성능을 평가하였다. 마지막으로 VHDL을 통해 $0.6\$\mu$textrm{m}$-3ML 표준셀 기술로 합성한 후 Compass상에서 모의실험으로 통해 33MHz의 시스템 클럭에 대해 최대 지연시간 상황에서 실시간 동작을 확인하였다.

• 대한전자공학회논문지SD
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• 제38권7호
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• pp.493-502
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• 2001

기존의 논리 테스팅에 비하여 여러 가지 장점을 가지는 전류 테스팅을 위하여 새로운 내장형 전류 감지 회로를 설계하였다. 본 논문에서 제안된 내장형 전류 감지 회로는 시험 대상 회로에서 발생하는 전류와 인버터의 전류 발생 특성에 의해 복사되어진 전류를 비교함으로서 시험 대상 회로의 고장 존재 여부를 감지하여 Pass/Fail 신호로 발생시킨다. 설계된 회로는 차동 증폭 형태의 증폭기와 비교기로 이루어져 있으며, 시험 대상 회로의 전류를 복사해 내기 위한 인버터를 포함하고 있어서 총 10개의 트랜지스터와 3개의 인버터를 사용한다. 본 논문에서 제안된 내장형 전류 감지 회로는 고장 테스트를 위하여 별도의 클럭을 사용하지 않는다. 또한 모드 선택이 필요하지 않아 on-line 테스팅이 가능하며, Pass/Fail 신호를 칩의 외부로 전달하는 출력단자 하나를 제외하고는 별도의 제어단자가 필요하지 않은 장점을 가진다. HSPICE를 사용한 컴퓨터 모의 실험을 통하여 시험 대상 회로에 삽입된 고장을 정확하게 검출해 낼 수 있음을 확인하였다. 제안된 내장형 전류 감지 회로가 칩의 전체 면적에서 차지하는 면적소모는 8×8 병렬 승산기를 시험 대상 회로로 사용한 경우에 약 4.34 %로 매우 작아서 내장형 전류 감지회로에 의한 면적 소모에 대한 부담은 거의 없는 것으로 측정되었다.

• 대한전자공학회논문지TC
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• 제42권10호
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• pp.17-24
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• 2005

본 논문에서는 극수의 순환성을 이용하여 GF(3)상에서 새로운 GRM(Generalized Reed-Muler:GRM)상수를 생성 하는 방법을 제안하였다. 일반적인 GRM 상수의 생성 방법은 RM 변환을 이용하여 고정 극수 p = 0의 GRM상수를 구한 후, 이를 확장하여 모든 극수의 GRM 상수를 구하는 것이다. 이 방법은 변수의 개수가 증가함에 따라 적용되는 변환 행렬의 차수도 커지게 되므로 연산자의 숫자도 증가하게 된다. 이에 반해, 본 논문에서 제시한 방법은 극수의 순환성을 이용하여 순차적으로 상수를 생성하는 방법으로서 연산식이 가장 간단한 특정 극수의 변환 방식을 반복 적용, GRM 상수를 생성하여 병렬형의 출력을 갖는 GRM 상수 생성 방법보다 상수 생성과정에 있어서 비교적 간단하고 연산자의 수도 감소하였다. 기존에 발표된 직 $\cdot$ 병렬형의 연산 방법에 비하여 하드웨어 적인 측면에서 승산기의 사용을 제한하고 가산기만을 사용하므로 효율적인 회로 구성과 함께 시스템의 복잡도를 개선할 수 있다.