본 연구에서는 풍화토 지반에 설치된 수평하중을 받는 H-pile 무리말뚝의 하중분담특성 및 상호작용계수(p-multiplier)를 분석하였다. 말뚝의 배열($2{\times}3$, $3{\times}3$), 말뚝의 간격(2D, 4D, 6D), 그리고 지반밀도(상대밀도:40%, 80%)를 고려한 수평재하 실험을 실시한 결과 다음과 같은 결과를 얻을 수 있었다. 무리말뚝내 각각의 말뚝에 작용된 평균수평하중은 말뚝의 수가 감소할수록 평균수평저항력이 증가하는 것으로 나타났다. 말뚝간격과 지반밀도에 따라 단말뚝과 무리말뚝의 p-y곡선을 분석한 결과 말뚝간격이 2D에서 6D로 증가함에 따라 무리말뚝의 상호작용계수값이 느슨한 지반의 경우 0.85~0.94(앞열말뚝), 0.57~0.79(중간말뚝), 0.60~0.71(후열말뚝), 조밀한 지반의 경우 0.76~0.82(앞열말뚝), 0.58~0.73(중간말뚝), 0.53~0.70(후열말뚝)의 값을 각각 나타냈다. 이와같이 단말뚝과 무리말뚝간 상호작용계수는 말뚝간격이 증가할수록 그 값이 증가함을 알 수 있었으며, 또한 앞열의 무리말뚝이 중간 및 후열말뚝들보다 보다 큰 상호작용계수 값을 나타냈다.
본 논문에서는 전류모드 CMOS를 사용하여 다치 가산기 및 다치 승산기를 구현하였으며, 먼저 효과적인 집적회로 설계 이용성을 갖는 전류모드 CMOS를 사용하여 3치 T-게이트와 4치 T-게이트를 구현하였다. 구현된 다치 T-게이트를 조합하여 유한체 $GF(3^2)$의 2변수 3치 가산표와 승산표를 실현하는 회로를 구현하였으며, 이들 다치 T-게이트를 사용하여 유한체 $GF(4^2)$의 2변수 4치 가산표와 승산표를 실현하는 회로를 구현하였다. 또한, Spice 시뮬레이션을 통하여 이 회로들에 대한 동자특성을 보였다. 다치 가산기 및 승산기들은 $1.5\mutextrm{m}$ CMOS 표준 기술의 MOSFET 모델 LEVEL 3을 사용하였고, 단위전류는 $15\mutextrm{A}$로 하였으며, 전원전압은 3.3V를 사용하였다. 본 논문에서 구현한 전류모드 CMOS의 3치 가산기와 승산기, 4치 가산기와 승산기는 일정한 회선경로 선택의 규칙성, 간단성, 셀 배열에 의한 모듈성의 이점을 가지며 특히 차수 m이 증가하는 유한체의 두 다항식의 가산 및 승산에서 확장성을 가지므로 VLSI화 실현에 적합한 것으로 생각된다.
For $p{\in}{\mathbb{N}}^{\ast}$ let ${\Sigma}_{p,0}$ denote the class of meromorphic functions of the form $g(z) ={\frac{1}{z^p}}+a_0+a_1z+{\cdots}$, $z{\in}U$. In the present paper we introduce a new subclass of the class ${\Sigma}_{p,0}$, using the subordination and the operator $J^n_{p,{\lambda}}$. This class will be denoted by $B^n_{p,{\lambda}}({\alpha},h)$ and we study some inclusion properties of this subclass.
현재 MPEG에서 표준화 중인 IVC(Internet Video Coding)에서는 기존의 비디오 부호화 표준과 같이 Lagrange 계수 기반의 율-왜곡 최적화(RDO: Rate-Distortion Optimization)를 사용하여 최적의 부호화 모드를 결정하고 있다. RDO를 위하여 픽쳐 타입과 부호화 구조에 따라 미리 결정된 Lagrange 계수가 선택적으로 사용되고 있다. 한편 IVC에서는 저지연 모드 부호화 구조에서 비참조 P 프레임 부호화 기법을 선택적으로 사용하여 상당한 부호화 성능을 얻고 있다. 하지만 Lagrange 계수 선택에서 기존의 P 프레임과는 다른 비참조 P 프레임의 RD 특성이 반영되고 있지 않다. 본 논문에서는 비참조 P 프레임의 RD 특성을 고려하여 기존의 기법을 확장한 새로운 Lagrange 계수 선택 기법을 제안한다. 실험결과 제안기법은 IVC 시험모델 ITM 10.0에서 기존 기법 대비 0.4%의 비트율 감소를 얻을 수 있음을 확인하였다.
확장체 GF($p^n$)의 구성에서 차수와 다항식 곱셈 방법은 밀접한 관련을 가진다. 기존의 다항식 곱셈 방법인 KO] 및 MSK 방법은 효율적으로 계수-곱셈 연산량을 줄인다. 그러나 이들 방법을 이용하여 확장체 곱셈을 구성할 경우, 일반적으로 해당하는 분할 방법의 배수가 되도록 패딩(Padding)하여 구성하지만 이에 대한 기준이 모호하며 계수-곱셈의 연산량이 최소가 되도록 패딩하는 방법 또한 제안되지 않았다. 본 논문에서는 확장체 곱셈을 효율적으로 구성할 수 있는 기본적인 성질과 계수-곱셈의 연산량이 최소가 되는 다항식 차수를 찾는 알고리즘을 제안한다. 본 논문에서 제안하는 알고리즘을 적용하면 기존의 방법을 그대로 적용하여 구성할 때 보다 확장체의 차수가 증가할수록 더 많은 계수-곱셈 연산량을 줄일 수 있다. 따라서 본 논문의 결과는 스마트 카드 등 작은 공간 복잡도를 요구하는 병렬처리 곱셈기에 효율적으로 적용될 수 있다.
GF(p)상 타원곡선 암호(ECC)와 RSA를 단일 하드웨어로 통합하여 구현한 공개키 암호 프로세서를 설계하였다. 설계된 EC-RSA 공개키 암호 프로세서는 NIST 표준에 정의된 소수체 상의 224-비트 타원 곡선 P-224와 2048-비트 키 길이의 RSA를 지원한다. ECC와 RSA가 갖는 연산의 공통점을 기반으로 워드기반 몽고메리 곱셈기와 메모리 블록을 효율적으로 결합하여 최적화된 데이터 패스 구조를 적용하였다. EC-RSA 공개키 암호 프로세서는 Modelsim을 이용한 기능검증을 통하여 정상동작을 확인하였으며, $0.18{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 11,779 GEs와 14-Kbit RAM의 경량 하드웨어로 구현되었다. EC-RSA 공개키 암호 프로세서는 최대 동작주파수 133 MHz이며, ECC 연산에는 867,746 클록주기가 소요되며, RSA 복호화 연산에는 26,149,013 클록주기가 소요된다.
컴퓨터로 두 이진수 m과 r의 곱셈 m×r=p을 수행함에 있어 시간이 과다 소요되는 곱셈을 전혀 수행하지 않고 단지 덧셈과 우측 자리이동만을 수행하는 방법으로 자리이동-덧셈법이 있다. SA는 승수 r의 자리 수 ri가 0이면 m×0=0으로 결과 값 p를 우측 자리이동만 하면 되며, ri가 1이면 m×1=m으로 결과 값 p=p+m을 수행하고, p를 우측자리이동하면 되는 매우 단순한 방법이다. SA에서 SR 횟수는 더 이상 단축시킬 수 없으며, 단지 개선부분은 덧셈 횟수 단축 여부이다. 본 논문에서는 인간이 수행하는 방식인 10진수를 기준으로 보다 작은 수를 r로 설정하는 경우에 비해 컴퓨터가 처리할 이진수로 변환시켰을 때 1의 개수가 보다 작은 수를 r로 설정하는 방법이 덧셈 횟수를 크게 줄일 수 있다는 점에 착안하여 덧셈 최소화 SA 방법을 제안하였다. 제안된 알고리즘을 [-127,128] 범위에서 일부 숫자를 대상으로 부호가 (-,-), (-,+), (+,-), (+,+)인 4가지 경우에 대해 덧셈 횟수를 비교하였다. 실험 결과 얻은 결론은 m과 r을 결정할 때 10진수가 아닌 2진수로 판단해야 함을 보였다.
최근 인터넷의 발달과 함께 인터넷 상에서의 데이터 보안에 대한 요구가 매우 증가되고 있다. 그래서 공개키 또는 비밀키 알고리즘을 사용하여 데이터 보안을 해결하고 있다. 대부분의 공개키 알고리즘은 모듈러 연산들을 기반으로 살고 있으며 이 중 복잡도가 가장 높은 모듈러 멱승 연산은 모듈러 곱셈 연산을 반복 수행하여 계산된다. 그래서 모듈러 곱셈연산을 효율적으로 계산하기 위한 많은 방법들이 제안되어 왔으며 하드웨어 구현 시 속도와 효율성 문제로 몽고메리 곱셈기에 대한 연구가 주목을 받아 왔다. 현재 몽고메리 곱셈 알고리즘을 이용한 곱셈기는 대부분이 성능과 면적만을 고려한 구조로 보안성 향상을 위해 입력 데이터의 비트수 증가 시 곱셈기의 구조 변경이 요구된다. 따라서 본 논문에서는 비트수 길이가 변하더라도 곱셈기 구조는 변함이 없는 GF(p)상에서의 Scalable한 몽고메리 곱셈기 구조를 제안한다. Sealable한 곱셈기의 구조는 FPGA와 같이 메모리를 포함하는 하드웨어 플랫폼에 적합하다. 제안된 구조는 Xilinx FPGA를 이용하여 하드웨어로 구현하며 ModelSim Tool을 통해 기능 및 타이밍 시뮬레이션을 수행한다.
In this article, we first consider a linear multiplier fractional q-differintegral operator and then use it to define new subclasses of p-valent analytic functions in the open unit disk U. An attempt has also been made to obtain two new q-integral operators and study their sufficient conditions on some classes of analytic functions. We also point out that the operators and classes presented here, being of general character, are easily reducible to yield many diverse new and known operators and function classes.
본 연구에서는 해상풍력타워를 지지하는 말뚝지지중력식기초에 대한 수평거동을 분석하기 위하여 3차원 수치해석을 수행하였다. 말뚝지지중력식기초는 연약한 점토지반에 취약한 중력식기초를 보완하기 위하여 개발되었으며, 다섯본의 말뚝이 십자배열로 설치되어 수직지지력을 확보한다. 수치해석은 다음 네 가지 케이스를 모델링하여 비교하였다. 이는 a) 단말뚝 b) $3{\times}3$무리말뚝 c) 십자배열무리말뚝 d) 말뚝지지중력식기초이다. 모든 케이스는 비배수전단강도 20kPa의 단일 점토층을 모사하였으며, 수치해석결과로부터 네 가지 케이스에 대한 p-y곡선과 P-승수를 산정하였다. 말뚝 수가 증가함에 따라 무리말뚝효과가 증가하였다. 말뚝지지중력식기초의 경우, P-승수가 무리말뚝과 상이한 경향을 보였다. 응력분포를 통해 거동의 차이를 비교하였고 말뚝지지중력식기초의 수평거동은 지표면과 매트 사이의 상호 작용이 상당한 영향을 미치는 것으로 나타났다.
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[게시일 2004년 10월 1일]
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