• ETRI Journal
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• 제9권1호
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• pp.31-36
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• 1987

전자회로를 시뮬레이션하려면 게이트나 트랜지스터의 연결상태(netlist)를 입력시켜야 한다. EDAS_P시스팀의 SCHEX_P라는 tool은 그림으로 표현된 전자회로도로부터 연결상태를 추출하고, 계층 설계된 구조를 풀어 게이트나 트랜지스터만으로 표현된 netlist를 만든 후 시뮬레이터가 받아들일 수 있는 형식으로 문장을 재조립한다. 본고에서는 이 과정을 요약하여 설명 하고자 한다.

• International Journal of Control, Automation, and Systems
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• 제3권3호
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• pp.493-501
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• 2005

A power plant simulation tool ('PowerSim') has been developed with 10 years experience from the development of a plant simulator for efficient modeling of a power plant. PowerSim is the first developed tool in Korea for plant simulation with various plant component models, instructor station function and the Graphic Model Builder (GMB). PowerSim is composed of a graphic editor using general purpose design software, a netlist converter, component models, the scheduler, Instructor Station and an executive. The graphic editor generates a netlist that shows the connection status of the various plant components from the Simdiagram, which is drawn by Icon Drag method supported by GUI environment of the PowerSim. Netlist Converter normalizes the connection status of the components. Scheduler makes scheduling for the execution of the device models according to the netlist. Therefore, the user makes Simdiagram based on the plant Pipe and Instrument Drawing (P&ID) and inputs the plant data for automatic simulating execution. This paper introduces Graphic Model Builder (GMB), instructor station, executive and the detailed introduction of thermal-hydraulic modeling. This paper will also introduce basic ideas on how the simulation Diagram, based on netlist generated from general purpose design software, is made and how the system is organized. The developed tool has been verified through the simulation of a real power plant.

• 한국정보처리학회논문지
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• 제5권4호
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• pp.1025-1032
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• 1998

본 논문은 상용 툴인 OrCAD에서 생성한 디지털 회로의 EDIF 네트리스트를 이용하여 디지털 회로를 PLD로 구현하기 위한 PLD 설계 툴을 개발하였다. EDIF 네트리스트를 이용하여 디지털 회로를 PLD로 구현하기 위해 각 셀(cell)간의 연결정보를 추출하는 연결정보 추출기(JIE)오 피드백(feedback)의 존재여부를 검색하는 피드백 노드 검출기(FND), 부울식을 생성하는 등의 알고리즘(BEG)들을 제안하였다. 또한 생성한 부울식을 최소화한 후, 최소화한 부울식의 입출력 변수 개수와 OR 텀의 수와 출력 특성을 고려하여 적합한 PLD 소자를 자동 선정하는 Auto select 기능과 상용 툴인 MyPLD에서 현재 제공하고 있는 PLD들 보다 용량이 큰 EPLD 타입의 GAL6001과 GAL6002의 JEDEC 파일 생성알고리즘도 제안하였다.

• 전자공학회논문지C
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• 제35C권9호
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• pp.21-28
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• 1998

본 논문에서는 회로결선도 분할을 위해 LIME이라는 효과적인 선형배열 알고리즘을 제안한다. LIME은 제안된 비용함수를 이용해 하나의 세그먼트가 남을 때까지 두 개의 세그먼트를 병합한다. 마지막에 남은 하나의 세그먼트가 선형배열에 해당한다. LIME은 회로 결선도의 성긴 특징을 이용하므로 상당히 빠르게 수행된다. 제안된 알고리즘은 기존 방법보다 전형배열을 만드는데 약 8배 빠른 수행 속도를 보이며, 이를 이용한 회로 결선도 분할 결과도 스케일드 비용 면에서 약 17% 향상되었다.

• 한국시뮬레이션학회:학술대회논문집
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• 한국시뮬레이션학회 1998년도 추계학술대회 및 정기총회
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• pp.90-94
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• 1998

한국전력공사 전력연구원은 10년간의 시뮬레이터 개발 경험을 바탕으로 Windows(NT)환경의 시뮬레이터 개발 툴인 Powersim을 독자적으로 개발하고 이를 이용하여 화력발전소 DCS(Distributed Control System) 검증용 시뮬레이터를 개발하고 있다. PowerSim은 GMB(Graphic Model Builder)를 갖춘 국내 최초의 시뮬레이터 개발툴로 다양한 발전소 기기모델과 강사조작반기능을 갖추고 있다. PowerSim은 완벽한 GUI (Graphic User Interface)환경을 지원하여 User가 Icon Drag 방식으로 시뮬레이션 도면(SimDiagram)을 그리면 그래픽 에디터에서 출력된 각종 기기의 접속상태를 나타내는 Netlist를 변환기가 처리하여 기기의 연결상태를 정규화하고 Scheduler는 기기모델(일종의 Subroutine)을 Netlist에 맞게 Scheduling하여 Executive에서 실행 가능한 형태로 만드는 모든 과정이 자동화되어 있다. 따라서, 개발자는 발전소 P&ID(Pipe and Instrument Drawing)에 기초하여 Simdiagram을 그리고 발전소 데이터를 입력하는 것만으로 실시간 시뮬레이터를 구현할 수 있다. 본 논문에서는 PowerSim의 개요와 GMB(Graphic Model Builder) 및 강사조작반에 적용된 GUI 환경과 실시간 Executive에 대해 다룬다.

• 한국통신학회논문지
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• 제29권1C호
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• pp.102-110
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• 2004

본 논문에서는 이차원 이산 웨이블릿 변환을 이용한 실시간 영상 압축 및 복원 프로세서의 구조를 제안하고 ASIC(Application specific integrated circuit) 라이브러리를 이용하여 최소의 하드웨어로 구현하였다. 구현된 하드웨어에서 데이터 패스부는 웨이블릿 변환과 역변환을 수행하는 DWT 커널(Kernel)부, 양자화기 및 역양자화기, 허프만 엔코더 및 디코더, 웨이블릿 역변환 시 계수의 덧셈을 수행하는 덧셈기 및 버퍼, 그리고 입출력을 위한 인터페이스와 버퍼로 구성하였다. 제어부는 프로그래밍 레지스터와 명령어를 디코딩하여 제어 신호를 생성하는 주 제어부, 그리고 상태를 외부로 알리는 상태 레지스터로 구성된다. 프로그래밍 조건에 따라서 영상을 압축할 때의 출력은 웨이블릿 계수, 양자화 계수 혹은 양자화 인덱스, 그리고 허프만 코드 중에서 선택하여 발생할 수 있고 영상을 복원할 때의 출력은 허프만 디코딩 결과, 복원된 양자화 계수 그리고 복원된 웨이블릿 계수 중에서 선택하여 발생할 수 있다. 프로그래밍 레지스터는 총 16개로 구성되어 있는데 각각이 한번의 수직 혹은 수평 방향의 웨이블릿 변환을 수행할 수 있고 각각의 레지스터들이 차례대로 동작하기 때문에 4 레벨의 웨이브릿 변환을 한번의 프로그래밍으로 수행가능하다. 구현된 하드웨어는 Hynix 0.35m CMOS 공정의 합성 라이브러리를 가지고 Synopsys 합성툴을 이용하여 게이트 레벨의 네트리스트(Netlist)를 추출하였고 이 네트리스트로부터 Vela 툴을 이용하여 타이밍정보를 추출하였다. 추출된 네트리스트와 타이밍정보(sdf 파일)를 입력으로 하여 NC-Verilog를 이용하여 타이밍 시뮬레이션을 수행하여 구현된 회로를 검증하였다. 또한 Apollo 툴을 이용하여 PNR(Place and route) 및 레이아웃을 수행하였다. 구현된 회로는 약 5만 게이트의 적은 하드웨어 자원을 가지고 최대 80MHz에서 동작 가능하였다.

• 대한전자공학회논문지SD
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• 제38권12호
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• pp.75-84
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• 2001

오늘날 집적회로의 집적도가 증가되고 있기 때문에 회로 소자는 기생성분의 영향을 최소화하고 회로의 성능을 감소시키는 요인을 최소화하도록 설계되어야 한다. 그래서 칩을 제작하기 전에 레이아웃으로부터 추출한 회로가 정확한가를 검증하고 시뮬레이션으로 추출된 회로가 설계사양을 만족하는지를 확인해야 한다. 본 논문에서는 스택 구조의 MOSFET의 기하학적인 파라미터와 레이아웃 배선 블록의 분산 RC를 추출할 수 있는 새로운 블록 분할 기법을 제안한다. 폴디드 캐스코드 CMOS 연산 증폭기의 레이아웃에 이 기법을 작용하여 회로를 추출하고, Hspice로 시뮬레이션을 수행하여 전기적 연결관계와 이들 소자의 영향을 검증하였다.

• 전기전자학회논문지
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• 제25권4호
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• pp.778-781
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• 2021

본 논문에서는 SPICE를 사용한 16단 3D NAND Flash memory compact modeling을 제안한다. 동일한 structure와 simulation 조건에서 Down Coupling Phenomenon(DCP)과 Natural Local Self Boosting(NLSB)에 대한 channel potential을 Technology Computer Aided Design(TCAD) tool Atlas(Silvaco^TM)와 SPICE로 simulation하고 분석했다. 그 결과 두 현상에 대한 TCAD와 SPICE의 channel potential이 매우 유사한 것을 확인할 수 있었다. SPICE는 netlist를 통해 소자 structure를 직관적으로 확인할 수 있다. 또한, simulation 시간이 TCAD에 비해 짧게 소요된다. 그러므로 SPICE를 이용하여 3D NAND Flash memory의 효율적인 연구를 기대할 수 있다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2011년도 한국컴퓨터종합학술대회논문집 Vol.38 No.1(B)
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• pp.416-419
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• 2011

본 논문에서는 XILINX의 합성 과정에서 생성되는 XDL 설계 데이터를 분석해서, 그로부터 verilog 네트리스트를 생성하는 소프트웨어의 개발에 관한 내용이다. 이 소프트웨어는 XILINX 용 P&R 소프트웨어, 논리 합성 소프트웨어의 개발, 또는 FPGA 상에서 특정 컴포넌트의 위치를 파악해냄으로써 FPGA 상에서 SEU 오류의 위치를 검출하는데 보조적으로 사용할 수 있다.

• 대한전자공학회논문지
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• 제25권8호
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• pp.1010-1018
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• 1988

This paper proposes a MOS circuit extractor which extracts a netlist from the hierarchical mask information, for the verification tools. To utilize the regularity and the simple representation of the hierarchical circuit, and to reduce the debug cycle of design, verification, and modification, we propose a hierarvhical and incremental circuit extraction algorithm. In flat circuit extraction stage, the multiple storage quad tree is used as an internal data structure. Incremental circuit extraction using the hierarchical structure is made possible, to reduce the re-extraction time of the modified circuit.