• 천문학논총
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• 제30권2호
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• pp.197-200
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• 2015

Several contact binary systems in four stellar clusters or their fields are reported here; NGC7789-V12, EP Cep and ES Cep in NGC188, NGC104-V95 and V710 Mon. Their multiple light curves were analyzed by the 2010 version of the W-D code, and their physical parameters were obtained.

• 미생물학회지
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• 제45권4호
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• pp.430-434
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• 2009

세균 16S rRNA 유전자 염기서열은 분자계통분류, 진화역사 규명, 미생물 검출 등 다양한 목적으로 이용되어 왔다. 세균 제놈(genome)은 multiple rRNA 오페론을 갖고 있으며, 이들 유전자 염기서열은 일부 변이가 있는 것으로 알려져 있다. 본 연구에서는 Vibrio 속의 16S rRNA 유전자 염기서열을 이용하여 세포 내 16S rRNA의 이질성을 규명하였다. 분석은 GenBank 자료 중에서 제놈 염기서열 annotation이 완료된 V. cholerae, V. harveyi, V. parahaemolyticus, V. splendidus, V. vulnificus를 이용하여 실시하였다. Vibrio 속은 1번 염색체에 7~10개의 16S rRNA 유전자 copy를 갖고 있으며, 이들의 세포 내 유전자 변이는 0.9% 이하 상이성(99.1%이상 DNA 상동성)을 보였다. 2번 염색체에서는 16S rRNA 유전자가 1개 이하로 존재하였다. 유전체내 16S rRNA 유전형은 최소 5개(V. vulnificus #CMCP6)에서 최대 8개(V. parahaemolyticus #RIMD 2210633, V. harveyi #ATCC BAA-1116)로 조사되었다. 본 결과는 Vibrio 속의 16S rRNA 유전자 염기서열이 높은 이질성을 갖는 것을 제시해 준다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2010년도 하계학술대회 논문집
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• pp.125-126
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• 2010

In this paper, a novel multiple output converter using quasi load is proposed. Conventional multiple output converters using multi-winding transformer has poor output voltage regulations. To solve this problem, there are many proposals like post regulation method, weighted control method, and etc. However, the post regulation method regulates output voltage tightly but its conduction loss and cost are increased. And the weighted control can achieve high efficiency and low cost but its regulation is not enough. To solve these problems, this paper proposes a novel multiple output converter using quasi load. The proposed method uses a quasi load which acts like an active dummy load for tight regulation but there is rarely increase of loss and cost. The proposed method is verified by hardware test by two output(24V and 15V) flyback type converter.

• 대한전자공학회논문지TC
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• 제43권1호
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• pp.1-8
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• 2006

새로운 형태의 RER(Radio Frequency IDentification) 리더용 안테나 구조를 제안하였다. 기존의 RFB 리더용 안테나는 단일 루프 안테나를 사용한다. 리더용 단일 루프 안테나는 통상 트랜스폰더에 비하여 큰 사이즈를 가지며 이와 같은 경우 루프 안테나의 가운데 부분에는 자계 필드가 약하다. 본 논문에서는 병렬 루프 안테나를 제안하고, 단일 루프 안테나와 직렬 루프 안테나 그리고 병렬 루프 안테나를 전산모의실험 및 측정하였다. 전산모의실험 결과 안테나의 중앙부분에서 단일 루프 안테나의 경우 약 0.40A/m, 로 가장 낮은 수치를 보였고, 직렬 급전 다중 루프 안테나의 경우 약 0.68A/m 로 단일 루프 안테나에 비해 약간 높은 수치를 보였으며, 병렬 급전 다중 루프 안테나의 경우 약 1.98A/m 로 단일 루프 안테나와 직렬 급전 다중 루프 안테나에 비해 상당히 높은 자계 필드를 보였다. 구현한 각각의 안테나에 저항을 직렬로 연결하여 20Vp-p의 입력 전압을 인가하고, 무선인식 카드의 경우와 유사하게 비교하기 위해 넓이가 $79mm{\time}48mm$ 인 측정용 태고에 유도된 전압을 각 안테나의 중앙부분에서 거리를 증가시키면서 측정하였다. 본 논문에서 제안하는 병렬 급전 다중 루프 안테나는 안테나의 중앙부분에서 유도전압이 약 4.04V 로서 단일 루프 안테나의 약 0.76V, 직렬 급전 다중 루프 안테나의 약 1.45V 보다 높은 유도 전압을 보였다. 실험결과에서 볼 수 있듯이 제안된 병렬급전 다중 루프 안테나는 유도되는 전압이 상대적으로 높아 가독거리가 증가 될 수 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 학술대회 논문집 정보 및 제어부문
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• pp.109-110
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• 2008

본 논문은 MIMO(Multiple Input Multiple Output)- OFDM(Orthogonal Frequency Division Multiplexing) 시스템에서 V-BLAST (Vertical-Ball Laboratories Layered Space Time) 수신기에 대하여 성능을 비교하고 평가한다. 신호는 각각 송신 안테나에서 독립적으로 전송되며 QPSK(Quadrature Phase Shift Keying) 방식을 이용하여 변조 되고, 송 수신단에 각각 2개의 안테나와 각각 4개의 안테나를 사용한다. V-BLAST 수신기로 ZF(zero-Forcing), MMSE(Minimum Mean Squared Error), ZF-OSIC(Zero Forcing - Ordered Successive Interference Cancellation), MMSE-OSIC(Minimum Mean Squared Error - Ordered Successive Interference Cancellation)를 사용한다. 모의실험 결과에서 MMSE 방식이 ZF 방식 보다 좋은 BER(Bit Error Rate)을 보이고, ZF-OSIC 방식은 ZF 방식과 MMSE 방식 보다 더 좋은 BER을 가지는 것을 확인 할 수 있으며, MMSE-OSIC 방식은 사용된 방식 중 가장 좋은 성능을 보인다.

• 대한전자공학회논문지SD
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• 제43권6호
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• pp.9-17
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• 2006

SoC(System-On-Chip) 시스템에서 초 저전력 시스템을 구현하기 위한 dynamic voltage and frequency scaling (DVFS)알고리즘에 사용될 시스템 버스의 다중 코어 전압 레벨을 생성해주는 새로운 다계층(multi-level) 코어 전압용 high-speed level up/down Shifter 회로를 제안한다. 이 회로는 내부 회로군과 외부 회로군 사이에서 서로 다른 전압레벨을 조정 접속하는 I/O용 level up/down shifter interface 회로로도 동시에 사용된다. 제안하는 회로는 인터페이스 접속에서 불가피하게 발생하는 속도감쇄와 Duty Ratio 불안정 문제를 최소화하는 장점을 갖고 있다. 본 회로는 500MHz의 입력 주파수에서 $0.6V\sim1.6V$의 다중 코어 전압을 각 IP들에서 사용되는 전압레벨로, 또는 그 반대의 동작으로 서로 Up/Down 하도록 설계하였다 그리고 제안하는 I/O 용 회로의 level up shifter는 500MHz의 입력 주파수에서 내부 코어 용 level up shifter의 출력전압인 1.6V를 I/O 전압인 1.8V, 2.5V, 3.3V로 전압레벨을 상승 하도록 설계하였으며, level down shifter는 반대의 동작으로 1Ghz의 입력 주파수에서 동작하도록 설계하였다. 시뮬레이션 및 결과는 $0.35{\mu}m$ CMOS Process, $0.13{\mu}m$ IBM CMOS Process 와 65nm CMOS model 변수를 이용한 Hspice를 통하여 검증하였다. 또한, 제안하는 회로의 지연시간 및 파워소모 분석과 동작 주파수에 비례한 출력 전압의 Duty ratio 왜곡에 대한 연구도 하였다.

• 한국콘텐츠학회논문지
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• 제8권3호
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• pp.25-31
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• 2008

본 논문은 다중전원공급 SoC(System-on-Chip)에 사용될 저전력 단일전원 level-up/down shifter를 제안한다. 제안된 회로는 다양한 전원을 사용하는 IP간의 신호의 인터페이스 회로로 사용할 수 있으며, 단일전원을 사용함으로써 저전력으로 동작하고 시스템의 전원배선과 레이아웃의 복잡도 및 지연시간이 감소하는 장점을 가지고 있다. 제안된 level-up/down shifter는 각각 IP간에 신호들이 level-up 일 때는 500MHz 입력 주파수에서 동작하고 level-down일 때는 1GHz에서 동작하도록 설계했다. I/O 회로에 level-up/down shifter를 사용하면 시스템간의 신호를 연결할 때 잡음에 강하다는 사실도 검증했다. 시뮬레이션 결과는 0.18um CMOS 공정에서 각각 1.8V, 2.5V, 3.3V의 전원을 사용하여 검증했다.

• 대한전자공학회논문지SD
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• 제48권12호
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• pp.23-30
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• 2011

본 논문은 경부하에서 전압 안정화 특성을 향상 시키고 독립적인 다중 출력을 생성 시키기 위해 부궤환 선택 회로를 갖는 단일 인덕터 다중 출력(SIMO) 직류-직류 변환기를 설계하였다. 일반적으로 기존의 SIMO 직류-직류 변환기는 고정된 부궤환 루프를 가지고 있어 경부하에서 정확한 출력을 생성 할 수 없다. 제안하는 부궤환 선택회로를 갖는 SIMO 직류-직류 변환기는 0.35um 2-poly 3-metal BCDMOS를 이용하여 설계 하였다. 이변환기는 1.5V 입력과 2.5V, 3.0V의 2중 출력을 가지고 있다. 최대 전력변환효율은 부하가 10mA이때 59%에서 50mA일 때 85%를 가지고 있다.

• 조명전기설비학회논문지
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• 제22권2호
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• pp.85-93
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• 2008

현재 국내에서 사용되고 있는 22.9[kV]-y 배전 방식은 지중 케이블로 전력을 공급하고 있으며, 선로 운영상 배전 케이블 선로의 동심중성선을 케이블 접속 구간마다 3선 일괄 접지하는 3상 일괄 다중접지방식을 채택하고 있다. 이 방식에서는 동심중성선에 부하 전류의 약 40[%](전력구)${\sim}50$[%](관로)의 동심중성선 순환 전류가 발생하고 있다. 본 논문은 이와 같은 문제점을 해결하기 위하여 새로운 3상 비일괄 동심중성선 다중접지방식을 제안하고 있으며, 케이블의 허용전류계산, 케이블 차폐층의 유기전압 및 선로에서 발생하는 유도장애등의 기술적인 문제들을 종합적으로 해석하고 있다.

• 대한전자공학회논문지SD
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• 제48권11호
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• pp.27-33
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• 2011

최근 디스플레이 시장이 성장하며 많은 디스플레이 장치에서 디지털 디스플레이 인터페이스를 지원하고 있는 추세다. 디스플레이포트는 차세대 디스플레이 인터페이스로서 PC, 프로젝터 및 고해상도 콘텐츠 응용 프로그램 등에 광범위하게 사용되는 연결 솔루션으로 개발이 되었으며 본 논문은 디스플레이포트 v1.1a 표준에 적합한 메인 링크의 동작을 기초로 하여 멀티플 비디오 스트리밍을 구현함으로써 디스플레이 포트의 한계점으로 지적되고 있는 Source Device와 Sink Device간의 인터페이스뿐만이 아닌 Sink Device와 Sink Device간의 인터페이스를 통해 2개 이상의 다른 이미지 데이터를 디스플레이 포트 v1.1a 표준에서 명시되어있는 4개의 Lane에서 별도의 Lane의 추가 없이 한 번에 전송함으로 2대 이상의 디스플레이 장치에 출력이 가능하도록 구현하였다. 설계된 시스템은 Verilog HDL로 설계 되었으며, 설계된 멀티플 비디오 스트리밍 IP는 Altera Audio/Video 개발 보드(Stratix II GX FPGA Chip)를 이용하여 Quartus II 소프트웨어를 이용해 합성한 결과 6,222 ALUTs와 6,686 레지스터, 999,424 비트의 메모리를 사용하였으며, 최대 동작 속도는203MHz의 성능을 확인 하였다.