• 한국전자파학회논문지
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• 제22권12호
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• pp.1078-1085
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• 2011

본 논문은 RF power model과 주파수 대역의 특성을 이용한 비트 당 에너지와 전송량과의 관계를 시스템 대역폭의 변화에 따라 분석한 논문이다. 기존에 제안된 RF power model은 각각의 디바이스의 소모 전력을 수식적으로 표현한 것이다. 이 전력 모델에 고려된 요소는 시스템의 전송 대역과 PAR, 데이터 전송량, 변조 레벨, 전송, 전송 거리 등이다. 본 논문에서는 이러한 영향을 고려하여 RF power model과 주파수 대역의 특성을 이용한 비트당 에너지와 전송량의 관계를 시스템 대역폭의 변화에 따라 분석하였다. Shannon capacity 공식과 신호의 SNR에 대한 식, 그리고 RF power model의 소모 전력을 이용하여 해당 주파수에서의 소모 전력을 구하고, Gbps급 데이터 속도에 따른 비트 당 에너지의 최소 값을 찾기 위한 시뮬레이션을 진행하였다.

• International Journal of Aeronautical and Space Sciences
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• 제15권2호
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• pp.190-198
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• 2014

The pyramidal reaction wheel arrangement is one of the configurations that can be used in attitude control simulators for evaluation of attitude control performance in satellites. In this arrangement, the wheels are oriented in a pyramidal configuration with a tilt angle. In this paper, a study of pyramidal reaction wheel arrangement is carried out in order to find the optimum tilt angle that minimizes total power consumption of the system. The attitude control system is analyzed and the pyramidal configuration is implemented in numerical simulation. Optimization is carried out by using an iterative process and the optimum tilt angle that provides minimum system power consumption is obtained. Simulation results show that the system requires the least power by using optimum tilt angle in reaction wheels arrangement.

• 대한전기학회논문지:전기기기및에너지변환시스템부문B
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• 제55권9호
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• pp.449-458
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• 2006

In general, a DC solenoid valve is evaluated by the performances such as the attraction force at maximum and minimum strokes, temperature rising, power consumption and time of action. The importance of each performance may be different according to the specific application purpose. When the temperature rising and power consumption are fixed, however, the performance of DC solenoid valve is usually evaluated by the attraction force at maximum and minimum strokes and time of action. In this paper, the shape of the pole face of plunger and core is optimized to increase the attraction force at maximum stroke, and thereby to minimize the time of action. For the shape optimization, (1+1) evolution strategy is incorporated with the response surface method(RSM) and finite element method(FEM).

• 전자공학회논문지C
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• 제36C권4호
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• pp.17-29
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• 1999

본 논문은 데이터 의존적인 CMOS 회로(예: DSP) 의 전력량을 감축하기 위한 상위 수준 합성 기법에 대한 연구이다. 상위수준 합성은 스케줄링, 자원 및 레지스터 할당의 세가지로 나우어서 수행한다. 스케줄링시의 저전력 설계의 목적은 자원할당 시 입력을 재 사용할 수 있는 가능성을 증가시키는 것이다. 스케줄링 후에 자원 및 레지스터 할당 문제는 가중차기 부가된 앙립 그래프로 표현하여 최소비용흐름 알고리즘을 수행함으로써 스위칭 동작횟수가 적은 해를 얻는다. 제안된 알고리즘은 저전력 레지스터 및 자원 할당 문제에 대하여 O({{{{ { n}^{3 } }}}}) (n은 그래프의 노드수) 시간에 최적해를 제공한다. 벤치마크 회로에 대한 실험 결과는 15%의 전력 감축 효과를 나타낸다.

• Agricultural and Biosystems Engineering
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• 제1권1호
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• pp.7-15
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• 2000

Optimization was considered from three perspectives : minimum grain loss, minimum damaged grain loss, and minimum power consumption. Factors affecting combine performance were classified as control, adjustable, and environmental. Control and adjustable factors were optimized by the parameter design developed by Taguchi. Environmental factors were used as input for optimization. Optimum range for control and adjustable factors are presented. Parameter design was adequate to obtain the optimum levels of control factors and optimum range of adjustable factors.

• 한국농업기계학회:학술대회논문집
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• 한국농업기계학회 1993년도 Proceedings of International Conference for Agricultural Machinery and Process Engineering
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• pp.714-726
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• 1993

Optimization was considered from three perspectives ; minimum grain loss, minimum damaged grain loss, and minimum power consumption. Factors affecting combine performance were classified as control , adjustable , and environmental. Control and adjustable factors were optimized by the parameter design developed by Tajuchi. Environmental factors were used as input for optimization Optimum range for control and adjustable factors are presented. Parameter design was adequate to obtain the optimum levels of control factors and optimum range of adjustable factors.

• Journal of Power Electronics
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• 제15권4호
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• pp.1131-1138
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• 2015

This study presents an input-powered high-efficiency interface circuit for energy harvesting systems, and introduces a zero standby power design to reduce power consumption significantly while removing the external power supply. This interface circuit is composed of two stages. The first stage voltage doubler uses a positive feedback control loop to improve considerably the conversion speed and efficiency, and boost the output voltage. The second stage active diode adopts a common-grid operational amplifier (op-amp) to remove the influence of offset voltage in the traditional comparator, which eliminates leakage current and broadens bandwidth with low power consumption. The system supplies itself with the harvested energy, which enables it to enter the zero standby mode near the zero crossing points of the input current. Thereafter, high system efficiency and stability are achieved, which saves power consumption. The validity and feasibility of this design is verified by the simulation results based on the 65 nm CMOS process. The minimum input voltage is down to 0.3 V, the maximum voltage efficiency is 99.6% with a DC output current of 75.6 μA, the maximum power efficiency is 98.2% with a DC output current of 40.4 μA, and the maximum output power is 60.48 μW. The power loss of the entire interface circuit is only 18.65 μW, among which, the op-amp consumes only 2.65 μW.

• 한국정보통신학회논문지
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• 제18권7호
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• pp.1721-1726
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• 2014

유비쿼터스 컴퓨팅의 핵심 기술인 센서 네트워크 기술이 각광을 받으면서 다양한 종류의 센서 노드로 구성된 센서 네트워크에 대한 연구가 활발히 진행되고 있다. 센서 네트워크 어플리케이션들의 주요 트래픽 패턴은 몇몇의 센서 노드들로부터 싱크 노드로 패킷을 전송하는 타입의 단일 방향성 데이터 수집형태로 구성되어있으며 소스 노드, 중간 노드, 싱크 노드에 이르기 까지 각각 자신의 상위 노드를 곧 바로 깨움으로써 지연의 감소와 에너지 효율성을 이끌어냈다. 본 논문에서는 센서 노드의 지연 감소를 위해 2계층 클러스터 구조를 제시하고 이에 기존에 사용한 라우팅 프로토콜을 네트워크 시뮬레이션을 통해 비교 분석하였다.

• 대한전기학회논문지:전기기기및에너지변환시스템부문B
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• 제54권9호
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• pp.450-453
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• 2005

A high speed address recovery technique for AC plasma display panel(PDP) is proposed. Replacing GND switch by clamping diode. the recovery speed can be increased by saving GND hold-time and switching loss due to GND switch also becomes also be reduced. The proposed method is able to perform load-adaptive operation by controlling the voltage level of energy recovery capacitor, which prevents increasing inefficient power consumption caused by circuit loss during recovery operation. Test results with 50' HD single-scan PDP(resolution = 1366$\times$768) show that less than 3sons of recovery time is successfully accomplished and about$54\%$ of the maximum power consumption can be reduced, tracing minimum power consumption curves.

• 한국통신학회논문지
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• 제36권4A호
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• pp.337-344
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• 2011

본 논문은 모든 노드가 다중 안테나를 갖는 다중 안테나 (MIMO, multiple-input and multiple-output) 공간 다중화 (SM, spatial multiplexing) 릴레이 시스템을 비트 오율 (BER, bit error rate) 관점에서 연구한다. 제한된 전력 자원을 효율적으로 이용하기 위해서는 각 노드와 안테나에서 최적화된 전력 할당 전략이 필요하다. 본 논문은 이런 관점에서 다중 안테나 공간 다중화 릴레이 시스템을 위한 비트 오율 최소화에 기반을 둔 전력 할당 알고리즘을 제안한다. 제안된 알고리즘은 평균 비트 오율을 직접 최소화하여 얻어지며, 노드 간 (inter-node) 전력 할당 알고리즘과 안테나 간 (inter-antenna) 전력 할당 알고리즘으로 구성된다. 비트 오율 성능에 있어서, 기존의 균등 전력 할당 (EPA, equal power allocation) 알고리즘보다 추가적인 전력 소비 없이도 월등한 성능을 보인다.