• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.9-9
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• 2011

There has been strong demand for novel nonvolatile memory technology for low-cost, large-area, and low-power flexible electronics applications. Resistive memories based on metal oxide thin films have been extensively studied for application as next-generation nonvolatile memory devices. However, although the metal oxide-based resistive memories have several advantages, such as good scalability, low-power consumption, and fast switching speed, their application to large-area flexible substrates has been limited due to their material characteristics and necessity of a high-temperature fabrication process. As a promising nonvolatile memory technology for large-area flexible applications, we present a graphene oxide-based memory that can be easily fabricated using a room temperature spin-casting method on flexible substrates and has reliable memory performance in terms of retention and endurance. The microscopic origin of the bipolar resistive switching behaviour was elucidated and is attributed to rupture and formation of conducting filaments at the top amorphous interface layer formed between the graphene oxide film and the top Al metal electrode, via high-resolution transmission electron microscopy and in situ x-ray photoemission spectroscopy. This work provides an important step for developing understanding of the fundamental physics of bipolar resistive switching in graphene oxide films, for the application to future flexible electronics.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2000년도 하계학술대회 논문집
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• pp.751-754
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• 2000

When charge-trap SONOS cells are used flash memory, the tunneling program/erase condition to minimize the generation of interface traps was investigated. SONOSFET NVSM cells were fabricated using 0.35$\mu\textrm{m}$ standard memory cell embedded logic process including the ONO cell process. based on retrograde twin-well, single-poly, single metal CMOS process. The thickness of ONO triple-dielectric for memory cell is tunnel oxide of 24${\AA}$, nitride of 74 ${\AA}$, blocking oxide of 25 ${\AA}$, respectively. The program mode(Vg: 7,8,9 V, Vs/Vd: -3 V, Vb: floating) and the erase mode(Vg: -4,-5,-6 V, Vs/Vd: floating, Vb: 3V) by modified Fowler-Nordheim(MFN) tunneling were used. The proposed programming condition for the flash memory of SONOSFET NVSM cells showed less degradation($\Delta$Vth, S, Gm) characteristics than channel MFN tunneling operation. Also the program inhibit conditions of unselected cell for separated source lines NOR-tyupe flash memory application were investigated. we demonstrated that the program disturb phenomenon did not occur at source/drain voltage of 1 V∼4 V and gate voltage of 0 V∼4.

• 대한기계학회논문집B
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• 제39권2호
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• pp.191-197
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• 2015

본 연구에서는 분산 메모리시스템에서의 압력 방정식의 병렬해법을 위하여 MPI(Message Passing Interface)와 하이브리드 병렬기법을 사용하였다. 두 모델은 영역분할 기법을 활용하며, 하이브리드 기법은 성능이 양호한 두 가지 영역분할에 대해 수행하였다. 두 병렬기법의 성능을 비교하기 위해서 다양한 문제 크기에 대해 최대 96개의 쓰레드를 사용하여 속도향상을 측정하였다. 병렬 성능은 캐쉬 메모리에 따른 문제의 크기 및 MPI 통신, OpenMP 지시어의 부하에 대해 영향을 받음을 확인하였다. 문제의 크기가 작은 경우에는 쓰레드가 증가할수록 MPI 통신 및 OpenMP 지시어 부하에 대한 비율이 상대적으로 크기 때문에 병렬 성능이 좋지 않으며, MPI 통신 부하보다는 OpenMP 지시어 부하가 상대적으로 크므로 MPI 병렬 기법의 병렬 성능이 더 우수하다. 문제의 크기가 큰 경우에는 캐쉬 메모리의 활용도가 높고 MPI 통신 및 OpenMP 지시어 부하에 대한 비율이 낮아 병렬 성능이 좋으며, OpenMP 지시어보다 MPI 통신에 의한 부하가 더 지배적이어서 하이브리드 병렬 성능이 MPI 병렬 성능보다 더 양호하다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.333-334
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• 2008

With the role of cell phones in today's society as a digital personal assistant as well as the primary tool for personal communication, it is possible to imagine the involvement of cell phones in almost any type of crime. The progression of a criminal investigation can hinge on vital clues obtained from a cell phone. This paper will be concentrated on CDMA system phones and focus on the data extraction for cell phone forensics. Especially, the data acquisition method of JTAG interface access to memory chip will be covered.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.687-688
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• 2006

This paper presents implementation of the lifting based DWT processor interface which the process of JPEG2000. The proposed architecture uses Excalibur device produced Altera. This study describes CIS(CMOS Image Sensor), DMA(Direct Memory Access) and DWT control logic

• 한국데이타베이스학회:학술대회논문집
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• 한국데이타베이스학회 1995년도 제4회 멀티미디어 산업기술 학술대회 논문집
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• pp.3-19
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• 1995

시스템 Technology ★ Server Technology - 운영환경구축 ★ Network 구성설계 - ATM, FDDI, NMS ★ Client/Server시스템 구성별 Bench Marking ★ Windows 메뉴 및 GUI 설계 ★다기능 PC 운영환경 설정 시스템 Technology ★ Data Base Technology - DB Administration - BB Performance Tuning ★ System Integration Technology - Application Integration - System Flow Control - Task Control - Applicational Interface - S/W Down Load 시스템 Technology ★ Memory Optimization ★ IBM/Facom Host API ★ 영상전화 Customizing - Intel Proshare ★ Auto Dialing - CTI Link ★ IC-Card Interface 시스템 Technology ★ Sound 처리 - Voice Mail - 음절 처리 ★ Image 처리 ★도움말 처리 - Hyper Text 시스템 Technology ★ Socket Programming - 긴급메일 - Peer to peer message switching ★ Set Up Programming -Install Shield ★ DB Access Programming - DB-Library ★ TCP/IP Programming(중략)

• 한국항행학회논문지
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• 제19권5호
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• pp.423-432
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• 2015

본 논문은 IMA (integrated modular avionics) 기반의 공통기능 모듈의 5대 구성 요소 중의 하나인 네트워크 유닛을 구성하는 데 필요한 FC-NIC (fibre channel network interface card)의 설계 제작 및 성능 평가 결과를 나타내고자 한다. 특히 호스트 부하 경감을 위해 zynq SoC (system on chip)를 사용하여 FC-NIC을 구현하였다. 호스트는 송신하고자 하는 메시지 또는 데이터에 대하여 FC 수신자 주소, 호스트 메모리 위치와 크기만을 FC-NIC으로 전달하면 FC-NIC은 DMA (direct memory access)를 통하여 호스트 메모리를 읽는다. FC 상위 프로토콜과 시퀀스 및 인코딩 디코딩은 FC-NIC의 zynq SoC내의 로컬 프로세서와 프로그램어블 로직이 감당하게 되므로 호스트는 외부 통신에 대한 부하를 해소할 수 있다. 설계 및 제작된 FC-NIC은 2.125 Gbps 전송 속도에서 평균 5.47 us의 낮은 end-to-end 레이턴시 특성을 보였으며, IMA기반의 항공 전자 장비의 네트워크로 사용하는 데 적합함을 알 수 있다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권4호
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• pp.449-457
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• 2012

The program/erase (P/E) cyclic endurances including bias temperature instability (BTI) behaviors of Metal-$Al_2O_3$-Nitride-Oxide-Semiconductor (MANOS) memories are investigated in comparison with those of Semiconductor-Oxide-Nitride-Oxide-Semiconductor (SONOS) memories. In terms of BTI behaviors, the SONOS power-law exponent n is ~0.3 independent of the P/E cycle and the temperature in the case of programmed cell, and 0.36~0.66 sensitive to the temperature in case of erased cell. Physical mechanisms are observed with thermally activated $h^*$ diffusion-induced Si/$SiO_2$ interface trap ($N_{IT}$) curing and Poole-Frenkel emission of holes trapped in border trap in the bottom oxide ($N_{OT}$). In terms of the BTI behavior in MANOS memory cells, the power-law exponent is n=0.4~0.9 in the programmed cell and n=0.65~1.2 in the erased cell, which means that the power law is strong function of the number of P/E cycles, not of the temperature. Related mechanism is can be explained by the competition between the cycle-induced degradation of P/E efficiency and the temperature-controlled $h^*$ diffusion followed by $N_{IT}$ passivation.

• 한국정보과학회논문지:시스템및이론
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• 제34권3호
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• pp.113-123
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• 2007

본 논문에서는 $GF(2^m)$상의 고속 타원곡선 암호 프로세서를 제안한다. 제안한 암호 프로세서는 타원곡선 정수 곱셈을 위해 Lopez-Dahab Montgomery 알고리즘을 채택하고， $GF(2^m)$상의 산술 연산을 위해 가우시안 정규 기저(Gaussian Normal Basis: GNB)를 이용한다. 본 논문에서 구현한 타원곡선 암호 프로세서는 m=163을 선택하였으며 NIST(National Institute of Standard and Technology)에서 권고하는 5개의 $GF(2^m)$ 필드 크기 중에서 가장 작은 값으로 GNB 타입 4가 존재한다. 제안한 타원곡선 암호 프로세서는 Host Interface, Data Memory, Instruction Memory, Control로 구성되어 있으며 Xilinx XCV2000E FPGA칩을 이용하여 구현한다. FPGA 구현결과 제안된 타원곡선 암호 프로세서는 기존의 연구결과에 비해 속도에서 약 2.6배의 성능 향상을 보이며 훨씬 낮은 하드웨어 복잡도를 가진다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1141-1144
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• 2003

For proper communication with various types of IC-Card, multiple IC-Card interface complying with the IC-Card standard (ISO7816) is embedded and realized as a peripheral on the 32-bit RISC based system-on-a-chip. It provides the generation of either 3.3V or 5V power supply for the operation of the inserted IC-Card as well. IC-Card interface is divided into an analog front-end (AFE) and a digital back-end (DBE). The embedded DC-DC converters suitable for driving IC-Cards are incorporated in the AFE. The chip design for multiple IC-Card interface is implemented on a standard 0.35${\mu}{\textrm}{m}$ triple-metal double-poly CMOS process and is packaged in a 352-pin plastic ball grid array (PBGA). The total gate count is about 400,000, excluding the internal memory. Die area is 7890${\mu}{\textrm}{m}$ $\times$ 7890${\mu}{\textrm}{m}$.