• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 하계학술대회 논문집 D
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• pp.2487-2488
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• 2004

In suite or the presence or various kind of Integrated Circuits it's not always easy to get the right part. Besides, it is hard to find a vendor for a small quantity consumers like who develop prototype applications. In this study, we've tried to get the logical signals from the PC based device we've developed that correspondents with the real ICs. It can emulate decoder ICs, multiplexers, demultiplexers and basic logic gates.

• 한국산학기술학회논문지
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• 제5권1호
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• pp.26-28
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• 2004

본 논문에서는 유연성 있는 신호처리 방법으로 디지털 로직을 컴퓨터 논리연산 명령으로 구성하여 외부에서의 입력신호에 대응하는 논리연산의 결과를 입출력 채널을 통해 외부로 출력해 줄 수 있는 드라이브에 관한 연구이다. 이는 Decoder IC Multiolexer & Demulti Plexer, 기본 로직 IC 등의 가상구현 및 BIT출력이 가능한 디지털 신호원으로서의 기능이 가능하며 일반 산업체에서 유용하게 사용될 수 있으리라 사료된다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 하계학술대회 논문집 D
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• pp.2802-2803
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• 2000

In spite of the presence of various kind of Integrated Circuits it's not always easy to get the right part. Besides, it is hard to find a vendor for a small Quantity consumers like who develop prototype applications. In this study, we've tried to get the logical signals from the PC based device we've developed that correspondents with the real ICs. It can emulate decoder ICs, multiplexers, demultiplexers and basic logic gates.

• 전자공학회논문지
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• 제51권6호
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• pp.124-131
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• 2014

본 논문은 무선 개인영역네트워크 환경에서 중계 프로토콜 기능을 가진 시분할다중접속방식(TDMA)의 적응형 기저대역 중계모뎀을 설계한 내용을 기술한다. 설계한 기저대역 중계모뎀은 마스터 동기 신호에 의해 제어되며 최대 14홉의 중계 네트워크를 구성할 수 있다. 효과적인 데이터 중계 통신을 위해 단일포트 메모리에서 우선권을 사용하여 내부 버퍼 설계를 최적화하였다. 그리고 메모리 버스 제어기는 합성된 게이터 수를 최소화시킬 수 방법으로 설계하였다. 협대역 TDMA 중계 통신의 동기 기능을 구현하기 위하여 네트워크 슬롯 동기회로와 프레임 동기회로를 분리하여 게이트수를 줄였다. 이 방법을 사용하여 9만 게이트의 Xilinx FPGA XC6SLX9에서 약 37%(34,000게이트)를 사용하였다. 32비트 싱크워드를 사용한 1024비트 프레임의 통신 수신율은 약 96.4%이다. 설계된 기저대역 중계모뎀을 사용하여 14홉의 중계에서 측정한 최대전송지연시간은 230.4ms이다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
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• pp.845-849
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• 1987

Finite field arithmetic logic is central in the implementation of Reed-Solomon coders and in some cryptographic algorithms. There is a need for good multiplication and basis conversion algorithms. In this paper, a new multiplication circuit is developed for the finite field GF($2^m$) based on a conventional basis. It is composed of AND gates and EXCLUSIVE-OR gates and is regular, simple, expandable and therefore, naturally suitable for VLSI implementations.

• ETRI Journal
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• 제28권4호
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• pp.525-528
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• 2006

In this letter, we present a design of a single chip video decoder called advanced mobile video ASIC (A-MoVa) for mobile multimedia applications. This chip uses a mixed hardware/software architecture to improve both its performance and its flexibility. We designed the chip using a partition between the hardware and software blocks, and developed the architecture of an H.264 decoder based on the system-on-a-chip (SoC) platform. This chip contains 290,000 logic gates, 670,000 memory gates, and its size is $7.5\;mm{\times}7.5\;mm$ (using 0.25 micron 4-layers metal CMOS technology).

• 대한전자공학회논문지
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• 제21권4호
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• pp.13-16
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• 1984

본 논문에서는 NAND 또는 NOR 게이트와 같은 기본 셀로 구성되는 1차원 MOS LSI의 칩 면적을 최소화하기 위한 레이아웃 알고리즘을 제안하고 있다. 배열하고자 하는 MOS 게이트들의 최좌측단과 최우측단에 입·출력 신호선을 표시하는 가상 게이트를 각각 설정하여 각 게이트 통과선 수를 최소화함으로써 수평 트랙 수를 최소로 하는 휴리스틱 알고리즘을 제안하고 실제의 논리회로를 택하여 프로그램 실험을 행함으로써 본 논문에서 제안한 알고리즘이 유용함을 보였다.

• IEIE Transactions on Smart Processing and Computing
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• 제3권6호
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• pp.353-357
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• 2014

This paper, presents an efficient hardware architecture of high performance SVC(Scalable Video Coding). This platform uses dedicated hardware architecture to improve its performance. The architecture was prototyped in Verilog HDL and synthesized using the Synopsys Design Compiler with a 65nm standard cell library. At a clock frequency of 266MHz, This platform contains 2,500,000 logic gates and 750,000 memory gates. The performance of the platform is indicated by 30 frames/s of the SVC encoder Full HD($1920{\times}1080$), HD($1280{\times}720$), and D1($720{\times}480$) at 266MHz.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1998년도 하계학술대회 논문집 G
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• pp.2296-2298
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• 1998

In this paper, an on-chip learning pulse-mode digital neural network with a massively parallel yet compact and flexible network architecture is suggested. Algebraic neural operations are replaced by stochastic processes using pseudo-random sequences and simple logic gates are used as basic computing elements. Using Back-propagation algorithm both feed-forward and learning phases are efficiently implemented with simple logical gates. RNG architecture using LFSR and barrel shifter are adopted to avoid some correlation between pulse trains. Suggested network is designed in digital circuit and its performance is verified by computer simulation.

• 전자공학회논문지C
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• 제34C권6호
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• pp.22-27
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• 1997

This paper propose a novel VLSI architecture for a multiplierless FIR filter chip providing variable-length taps. To change the number of taps, we propose two special features called a data-reuse structure and a recurrent-coefficient scheme. These features consist of several MUXs and registers and reduce the number of gates over 20% compared with existing chips using an address generation unit and a modulo unit. Since multipliers occupy large VLSI area, a multiplierless filter chip meeting real-time requirement can save large area. We propose a modified bit-serial multiplication algorithm to compute two partial products in parallel, and thus, the proposed filter is twice faster and has smaller hardware than previous multiplierless filters. We developed VHDL models and performed logic synthesis using the 0.8.mu.m SOG (sea-of-gate) cell library. The chip has only 9,507 gates, was fabricated, and is running at 77MHz.