• 전자공학회논문지A
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• 제30A권5호
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• pp.52-62
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• 1993

This paper describes the implementation of a layout generation system for the gate matrix style to implement multi-level logic. To achieve improved layouts from general net lists, the proposed system performs flexible net binding for series nets. Also the system reassings gates by the heuristic information that shorter net lengths are better for the track minimization. By track minimizing with subdividing layout column information, the system decreases the number of necessary layout tracks. Experimental results show that the system generates more area-reduced (approximately 7.46%) layouts than those by previous gate matrix generation systems using net list inputs.

• 대한전기학회논문지
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• 제32권11호
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• pp.404-416
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• 1983

This paper is concerned with the design automation of the sequential machines. The operations of sequential machine can be diveded into two types such as synchronous and asynchronous sequential machine and their realization is treated in separate mode. But, in order to integrate logic circuits in high volume, mixed mode sequential machine uses common circuitry that consists of gates and flip-flops. Proposed sequential machine can be designed by several method, which are hard-wired implementation, firmware realization by PLA and ROM. And then onr example shows the differnces among three design mothods. Finally, computer algorithm(called MINIPLA) is discussed for various application of mixed-mode sequential machine.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 춘계학술대회
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• pp.790-791
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• 2014

본 논문에서는 처음 레이아웃을 접하는 학생들이 쉽게 레이아웃을 할 수 있도록 논리게이트의 입력 수에 따른 소스/드레인 접합면의 개수 및 출력 단자에 연결되는 드레인 접합면의 개수를 간단한 수식으로 설명하고자 한다. 일반적으로 디지털 회로에서는 직렬로 연결되는 트랜지스터의 경우 하나의 접합면으로 트랜지스터의 소스와 또 다른 트랜지스터의 드레인으로 동작하도록 레이아웃 된다. 그리고 출력 단자에 연결되는 드레인 접합면의 개수를 줄어야만 논리게이트의 동작속도를 향상시킬 수 있다. 그러므로 출력단자를 구성하는 드레인 접합의 개수를 수식으로 제시하고 설명함으로서 초보자도 쉽게 레이아웃을 할 수 있도록 하고자 한다.

• 전자공학회논문지C
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• 제35C권11호
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• pp.1-10
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• 1998

휴대용 전자 시스템에 대한 deep submicron VLSI의 출현에 따라 기존의 면적과 성능(지연시간)외에 전력량 감축을 위한 새로운 방식의 CAD 알고리즘이 필요하게 되었다. 본 논문은 논리합성시 기술매핑 단계에서의 전력량 감소를 목적으로 한 논리 게이트 분할(gate decomposition)을 통한 재합성 알고리즘을 소개한다. 기존의 저전력을 위한 논리분할 방식은 Huffman 부호화 방식을 이용하였으나 Huffman code는 variable length를 가지고 있으며 logic depth (회로지연시간)와 글리치에 영향을 미치게 된다. 제안된 알고리즘은 임계경로상에 있지 않은 부회로에 대한 스위칭 동작량을 줄임으로써 logic depth (즉 속도)를 유지하면서 다양한 재구성된 트리를 제공하여 스위칭 동작량을 줄임으로써 전력량을 감축시키는 새로운 게이트분할 알고리즘을 제안한다. 제안된 알고리즘은 zero 게이트 지연시간을 갖는 AND 트리에 대하여 스위칭 동작량이 최소화된 2진 분할 트리를 제공한다. SIS (논리합성기)와 Level-Map (lower power LUT-based FPGA technology mapper)과 비교하여 각각 58%와 8%의 전력 감축효과를 보였다.

• 한국전자파학회논문지
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• 제27권10호
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• pp.917-925
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• 2016

슈미트 트리거 로직(Schmitt Trigger Logic)은 디지털 회로의 노이즈에 대한 내성을 향상시키기 위해 히스테리시스 특성을 보이는 게이트를 제안한 설계 방법이다. 슈미트 트리거 특성을 보이는 설계 방법 중 최근에 제안된 substrate bias를 조정하여 구현하는 Dynamic Threshold voltage MOS(DTMOS) 방법을 사용할 경우, 게이트 수를 늘이지 않고 내성을 향상 시킬 수 있는 설계방법이나, 범용 CMOS 공정에서 구현하여 시뮬레이션으로 예상하는 성능을 얻을 수 있는지는 검증되지 않았다. 본 연구에서는 $0.18{\mu}m$ CMOS 공정에서 DTMOS 설계 방법을 구현하여 히스테리시스 특성을 측정하여 검증하였다. DTMOS 슈미트 트리거 버퍼, 인버터, 낸드, 노어 게이트 및 간단한 디지털 로직 회로를 제작하였으며, 히스테리시스 특성, 전력 소모, 딜레이 등의 특성들을 관찰하고, 일반적인 CMOS 게이트로 구현된 회로와 비교하였다. 노이즈에 대한 내성이 향상되는 것을 Direct Power Injection(DPI) 실험을 통해 확인하였다. 본 논문을 통해 제작된 DTMOS 슈미트 트리거 로직은 10 M~1 GHz 영역에서 전자파 내성이 향상된 것을 확인할 수 있었다.

• 전자공학회논문지A
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• 제28A권12호
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• pp.65-72
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• 1991

A cost model of test generation is presented in this paper. The cost of flat gate-level and hierarchical modular level test generation for combinational logic circuits are modeled. The model shows that the cost of hierarchical test generation grows as GlogGunder some assuptions, while the cost of gate-level test generation grows $G^2<$/TEX>, where G is the number of gates in a circuit under test. The cost model derived in this paper is used to explain why some test generation techniques are faster and why hierarchical test generators should be faster than flat test generators on large circuits.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 하계종합학술대회논문집
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• pp.847-850
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• 1998

One of the most difficult problem of designing VLSI is a mixed-circuit design, that is to design circuit containing both analog parts and digital parts. Digital to analog converter and analog to digital converter is a typical case. Especially it can be a serious problem when mixed circuit are put into a large digital circuit like microcontroller. However nowadays this problem is settled by separating analog circuit parts outside the IC. This technique is based on converting a digital signal into a pulse sequence. Then an analog signal is obtained by averaging this pulse sequence at the external low-pass filter. An anlog to digital converter is designed using a stochastic logic instead of a traditional PWM (pulse-width modulation) signal and ins implemente dusing FPGa. Stochastic pulse sequence can be made as a simple circuits and moreover can be mathematically processed by simple circuits -AND gates. The spectral property of stochastic pulse sequence method is better than that of PWM method. So it make easy to design a external low-pass filter. This technique has important advantages, especially the reduction of the ADC cost.

• 대한전자공학회논문지
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• 제25권7호
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• pp.734-745
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• 1988

In this paper, it is tried to improve efficiency of the D-algorithm by assigning the logic values effectively on the nodes related to the critical path for back tracing to reduce the number of search nodes when acyclic combinational logic circuits are composed of NAND gates only. For that purpose, LASAR algorithm which is suitable for determining a critical path for back tracing is applied to the D-algorithm and it is implemented by IBM-PC with APL language. The test results on a number of NAND circuits which have multi-fanout, reconvergent and symetric characteristics show that the modified D-algorihtm reduces the number of search nodes in forward and backward tracing and decreases the run time of CPU about 10 percents.

• 전자공학회논문지A
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• 제31A권2호
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• pp.125-134
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• 1994

This paper proposes a new top-down technology mapping algorithm for minimizing the chip area and the path delay time of lookup table-based field programmable gate array(FPGA). First, we present the decomposition and factoring algorithm using common subexpre ssion which minimizes the number of basic logic blocks and levels instead of the number of literals. Secondly, we propose a cube packing algorithm considering the decomposition of gates which exceed m-input lookup table. Previous approaches perform the cube packing and the gate decomposition independently, and it causes to increase the number of basic logic blocks. Lastly, the efficiency.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.367-370
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• 2000

It is shown that $I_{DDQ}$ testing is very useful for shipping fault-free CMOS ICs. However, test time of $I_{DDQ}$ testing is extremely larger than one of logic testing. In this paper, a new test input sequence generation methodology is proposed to reduce the test time of $I_{DDQ}$ testing. At first, it is Shown that $I_{DDQ}$ test time Will be denominated by charge supply current for load capacitance of gates whose output logic values are changed by test input vector application and the charge current depends on input sequence of test vectors. After that, a test input sequence generation methodology is proposed. The feasibility is checked by some experiments.riments.