• 전자공학회논문지C
• /
• 제35C권11호
• /
• pp.21-30
• /
• 1998

본 논문에서는 FPGA를 이용하여 산업용 구동장치로 널리 사용되고 있는 유도 전동기의 디지털 전류 제어시스템을 구현하였다. 이를 위해 VHDL을 이용하여 FPGA를 설계하였으며 이 FPGA는 PWM 발생부, PWM 보호부, 회전속도 검출부, 프로그램 폭주 방지부, 인터럽트 발생부, 디코더 로직부, 신호 지연 발생부 및 디지털 입·출력부로 각각 구성되어있다. 본 FPGA의 설계시 고속처리의 문제점을 해결하기 위해 클럭전용핀을 활용하였으며 또한 40 MHz에서도 동작할 수 있는 삼각파를 만들기 위해 업다운 카운터와 래치부를 병렬 처리함으로써 고속화하였다. 특히 삼각파와 각종 레지스터를 비교 연산할 때 많은 팬아웃 문제에 따른 게이트 지연(gate delay) 요소를 줄이기 위해 병렬 카운터를 두어 고속화를 실현하였다. 아울러 삼각파의 진폭과 주파수 및 PWM 파형의 데드 타임 등을 소프트웨어적으로 가변 하도록 하였다. 이와 같은 기능들을 FPGA로 구현하기 위하여 퀵로직(Quick Logic)사의 pASIC 2 SpDE와 Synplify-Lite 합성툴을 이용하여 로직을 합성하였다. 또한 Verilog HDL 환경에서 최악의 상황들(worst cases)에 대한 최종 시뮬레이션이 성공적으로 수행되었다. 아울러 구현된 FPGA를 84핀 PLCC 형태의 FPGA로 프로그래밍 한 후 3상 유도전동기의 디지털 전류 제어 시스템에 적용하였다. 이를 위해 DSP(TMS320C31-40 MHz)와 FPGA, A/D 변환기 및 전류 변환기(Hall CT) 등을 이용하여 3상 유도 전동기의 디지털 전류 제어 시스템을 구성하였으며, 디지털 전류 제어의 효용성을 실험을 통해 확인하였다.

• 전자공학회논문지C
• /
• 제36C권5호
• /
• pp.38-47
• /
• 1999

저전력을 실현하기 위하여 구조, 논리 및 트랜지스터레벨에서 16비트 덧셈기를 설계하였다. 기존의 ELM덧셈기는 입력 비트 패턴에 의해 계산되는 블록캐리발생신호 (block carry generation signal) 때문에 특정 입력 비트 패턴이 인가되었을 때에는 G셀에서 글리치(glitch)가 발생하는 단점이 있다. 따라서 구조레벨에서는 특정 입력 비트 패턴에 대해서 글리치를 피하기 위해 자동적으로 각각의 블록캐리발생신호를 마지막 레벨의 G셀에 전달하는 저전력 덧셈기 구조를 제안하였다. 또한, 논리레벨에서는 정적 CMOS(static CMOS)논리형태와 저전력 XOR게이트로 구성된 저전력 소모에 적합한 조합형 논리형태(combination of logic style)를 사용하였다. 게다가 저전력을 위하여 트랜지스터레벨에서는 각 비트 전파의 논리깊이(logic depth)에 따라서 가변 크기 셀들(variable-sized cells)을 사용하였다. 0.6㎛ 단일폴리 삼중금속 LG CMOS 표준 공정변수를 가지고 16비트 덧셈기를 HSPICE로 모의 실험한 결과, 고정 크기 셀(fixed-sized cell)과 정적 CMOS 논리형태만으로 구성된 기존의 ELM 덧셈기에 비해 본 논문에서 제안된 덧셈기가 전력소모면에서는 23.6%, power-delay-product면에서는 22.6%의 향상을 보였다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2000년도 ITC-CSCC -2
• /
• pp.1005-1008
• /
• 2000

This paper presents a simple method to estimate short-circuit power dissipation and propagation delay for static CMOS logic circuits. Short-circuit current expression is derived by accurately interpolating peak points of actual current curves which is influenced by the gate-to-drain coupling capacitance. The macro model and its expressions estimating the delay of CMOS circuits, which is based on the current modeling expression, are also proposed after investigating the voltage waveforms at transistor output modes. It is shown through simulations that the proposed technique yields better accuracy than previous methods when signal transition time and/or load capacitance decreases, which is a characteristic of the present technological evolution.

• 대한전자공학회논문지
• /
• 제24권2호
• /
• pp.254-259
• /
• 1987

This paper describes the CMOS standard cell library implemented in double metal single poly gate process with 3\ulcornerm design rule, and its results of testing. This standard cell library contains total 33 cells of random logic gates, flip-flop gates and input/output buffers. All of cell was made to have the equal height of 98\ulcornerm, and width in multiple constant grid of 9 \ulcornerm. For cell data base, the electric characteristics of each cell is investigated and delay is characterized in terms of fanout. As the testing results of Ring Oscillator among the cell library, the average delay time for Inverter is 1.05 (ns), and the delay time due to channel routing metal is 0.65(ps)per unit length.

• 전자공학회논문지SC
• /
• 제38권2호
• /
• pp.50-55
• /
• 2001

저 전력을 소모하는 새로운 방식의 논리회로를 설계하여 이의 성능실험을 위해 패리티체커를 구성하여 시뮬레이션 하였다. 기존의 저전력 소모용으로 설계된 논리회로(CPL, DPL, CCPL 등)들은 패스 트랜지스터를 통과하면서 약해진 신호를 풀 스윙 시키기 위해서 인버터를 사용하는데, 이 인버터가 전력소모의 주원인이 되고 있음이 본 논문에서 시뮬레이션 결과 밝혀졌다. 따라서 본 본문에서는 인버터를 사용하지 않고 신호를 풀스윙 시킬 수 있는 회로를 고안하였다. 기존의 CCPL게이트로 구성한 패리티체커에 비해 본 논문에서 제안한 게이트로 구성된 것이 33%의 전력을 적게 소모하는 것으로 시뮬레이션 결과 나타났다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2004년도 학술대회지
• /
• pp.468-472
• /
• 2004

In this paper a VLSI design for the automatic magnetizing system has been presented. This is the design of a peripheral controller, which magnetizes CRTs and computers monitors and controls the automatic inspection system. We implemented a programmable peripheral interface(PPI) circuit of the control and protocol module for the magnetizer controller by using a O.8um CMOS SOG(Sea of Gate) technology of ETRI. Most of the PPI functions has been confirmed. In the conventional method, the propagation/ramp delay model was used to predict the delay of cells, but used to model on only a single cell. Later, a modified "apos;Linear delay predict model"apos; was suggested in the LODECAP(LOgic Design Capture) by adding some factors to the prior model. But this has not a full model on the delay chain. In this paper a new "apos;delay predict equationapos;" for the design of the timing control block in PPI system has been suggested. We have described the detail method on a design of delay chain block according to the extracted equation and applied this method to the timing control block design.

• 한국항행학회논문지
• /
• 제21권6호
• /
• pp.659-665
• /
• 2017

본 논문에서는 MIMO(multiple input multiple output) 시스템을 위한 저복잡도 FFT(fast Fourier transform) 프로세서의 설계 및 구현 결과를 제시하였다. 무선랜을 이용한 다양한 멀티미디어 서비스 등을 이용하기 위해 높은 채널 용량과 Gbps급 전송이 가능한 시스템에 대한 요구와 함께 IEEE 802.11ac 규격이 채택되었다. MIMO-OFDM (orthogonal frequency duplex multiplexing) 기술을 사용하는 IEEE 802.11ac 규격의 무선랜 시스템은 최대 8개의 안테나 구성 및 20-160 MHz 대역폭을 지원해야한다. 따라서, 제안된 FFT 프로세서는 8채널 64, 128, 256, 512 point 가변길이를 지원한다. 또한, 비단순 승산기의 수를 감소시키기 위해서 MRMDC(mixed-radix multipath delay commutator) 구조를 적용하였고, 이로 인해 제안된 FFT 프로세서는 기존 FFT 프로세서에 비해 현저히 낮은 복잡도로 구현 가능하다. 구현 결과, 제안된 FFT processor는 기존 방식인 radix-2 SDF 구조 대비 gate count가 50 % 감소 가능하였고, 8 채널 MR-2/2/2/4/2/4/2 MDC 구조와 8채널 MR-2/2/2/8/8 MDC 구조 대비 logic gate 수를 각각 18 %와 17 % 감소 가능함이 확인되었다.

• Journal of Electrical Engineering and Technology
• /
• 제10권4호
• /
• pp.1527-1539
• /
• 2015

In this paper the hardware implementation of the direct torque control based on the fuzzy logic technique of induction motor on the Field-Programmable Gate Array (FPGA) is presented. Due to its complexity, the fuzzy logic technique implemented on a digital system like the DSP (Digital Signal Processor) and microcontroller is characterized by a calculating delay. This delay is due to the processing speed which depends on the system complexity. The limitation of these solutions is inevitable. To solve this problem, an alternative digital solution is used, based on the FPGA, which is characterized by a fast processing speed, to take the advantage of the performances of the fuzzy logic technique in spite of its complex computation. The Conventional Direct Torque Control (CDTC) of the induction machine faces problems, like the high stator flux, electromagnetic torque ripples, and stator current distortions. To overcome the CDTC problems many methods are used such as the space vector modulation which is sensitive to the parameters variations of the machine, the increase in the switches inverter number which increases the cost of the inverter, and the artificial intelligence. In this paper an intelligent technique based on the fuzzy logic is used because it is allows controlling the systems without knowing the mathematical model. Also, we use a new method based on the Xilinx system generator for the hardware implementation of Direct Torque Fuzzy Control (DTFC) on the FPGA. The simulation results of the DTFC are compared to those of the CDTC. The comparison results illustrate the reduction in the torque and stator flux ripples of the DTFC and show the Xilinx Virtex V FPGA performances in terms of execution time.

• 전자공학회논문지
• /
• 제52권2호
• /
• pp.112-118
• /
• 2015

기존의 동기방식의 회로는 나노미터 영역에서의 공정, 전압, 온도 변이 (PVT variation), 그리고 노화의 영향으로 시스템의 전체 성능을 유지할 수 없을 뿐만 아니라 올바른 동작을 보장할 수도 없다. 따라서 본 논문에서는 여러 가지 변이에 영향을 받지 않는 비동기회로 설계 방식 중에서 타이밍 분석이 요구되지 않고, 설계가 간단한 DI(delay insentive) 방식의 NCL (Null Convention Logic) 설계 방식을 이용하여 디지털 시스템을 설계하고자 한다. 기존의 NCL 게이트들의 회로 구조들은 느린 스피드, 높은 영역 오버헤드, 높은 와이어(wire) 복잡도와 같은 약점을 가지고 있기 때문에 본 논문에서는 빠른 스피드, 낮은 영역 오버헤드, 낮은 와이더 복잡도를 위해서 트랜지스터 레벨에서 설계된 새로운 저전력 고속 NCL 게이트 라이브러리를 제안하고자 한다. 제안된 NCL 게이트들은 동부 0.11um 공정으로 구현된 비동기 방식의 곱셈기의 지연, 소모 전력에 의해서 기존의 NCL 게이트 들과 비교되었다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2000년도 추계학술대회 논문집 학회본부 D
• /
• pp.781-783
• /
• 2000

1bit full adder have 3 input (including carry_in) and 2 outputs(Sum and Carry_out). Because of 1 bit full adder's propagation delay. We usually use 4-bit binary full adder with fast carry, 74LS283. The 74LS283 is positive logic circuit chip. But the logic function of binary adder is symmetrical, so it can be possible to use it not only positive logic but also the negative logic. This thesis use symmetrical property. such as $C_{i+1}(\bar{a_i}\bar{b_i}\bar{c_i})=C_{i+1}{\bar}(a_i,\;b_i,\;c_i)$ and $S_i(\bar{a_i}\bar{b_i}\bar{c_i})=\bar{S_i}(a_i,\;b_i,\;c_i)$. And prove this property with logic operation. Using these property, the 74LS283 adder is possile as the negation logic circuit. It's very useful to use the chip in negative logic. because many system chip is negative logic circuit. for example when we have negative logic chip with 74LS283. we don't need any not gate for 74LS283 input, and just use output of adder(74LS283) as the negation of original output.