• 한국전자파학회논문지
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• 제21권2호
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• pp.208-217
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• 2010

본 논문에서는 주파수 체배기와 위상 동기화 회로(Phase-Locked Loop: PLL)를 이용한 주파수 합성기를 이용한 10 GHz 대역에서 동작하는 생체 신호 레이더를 제안하였다. 제안된 10 GHz 대역 생체 레이더는 2.5 GHz 전압 제어 발진기와 PLL을 이용하여 발생된 위상 잡음 특성이 매우 뛰어나고 안정적인 정현 신호를 이용하여 뛰어난 생체 신호 검출 성능을 보인다. 또한 10 GHz 대역에서 PLL을 구현하기 어려운 점을 해결하기 위하여 2.5 GHz 대역에서 PLL을 이용하여 발생된 신호를 주파수 체배기를 이용하여 10 GHz 대역 신호를 발생시키는 방법을 제안하였다. 본 논문에서는 제안된 구조의 생체 레이더의 잡음 특성을 이론적으로 분석하여 제안된 구조의 타당성을 검증하였다. 실험 결과 100 cm까지 매우 우수한 생체 신호 검출이 가능하였으며, 이로서 제안된 구조의 10 GHz 대역의 생체 레이더의 타당성을 확인하였다.

• 한국통신학회논문지
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• 제12권5호
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• pp.478-491
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• 1987

본 논문에서는 정현파 입력 신호의 위상을 PGZC(Positive Going Zero Crossing)에 대해 주기당 한번씩 추적하는 디지털 위상동기회로(DPLL)의 성능 개선을 위해 반주기마다 표본화를 행함으로써 위상오차를 감소시킬 수 있는 DPLL을 제시하였다. 제안된 DPLL은 두개의 샘플러에 의해 정현파 입력 신호의 위상을 PGZG에 대해 주기당 2회씩 추적함으로써 기존의 DPLL보다 동기대역의 손실없이 정상상태 위상오차 변동의 범위를 전체적으로 1/2 정도 감소시킬 수 있었다. 또한, 연속 표본간의 오차간격과 양자화 레벨이 동일할 경우에 있어서 반주기 표본화를 이용하는 DPLL이 기존의 DPLL보다 빠른 동기를 이루게 됨을 알 수 있었다. 이 제시된 루우프에 대한 해석 결과를 실제적으로 요구되는 조건들에 대하여 컴퓨터 시뮬레이션 행함으로써 검증하였다.

• Transactions on Electrical and Electronic Materials
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• 제11권1호
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• pp.20-23
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• 2010

The analog front end (AFE) of a radio frequency identification transponder using the ISO 14443 type A standard with a 100% amplitude shift keying (ASK) modulation is proposed in this paper and verified by circuit simulations and measurements. This AFE circuit, using a 13.56 MHz carrier frequency, consists of a rectifier, a modulator, a demodulator, a regulator, a power on reset, and a dynamically enabled digital phase locked loop (DPLL). The DPLL, with a charge pump enable circuit, was used to recover the clock of a 100% modulated ASK signal during the pause period. A high voltage lateral double diffused metal-oxide semiconductor transistor was used to protect the rectifier and the clock recovery circuit from high voltages. The proposed AFE was fabricated using the $0.18\;{\mu}m$ standard CMOS process, with an AFE core size of $350\;{\mu}m\;{\times}\;230\;{\mu}m$. The measurement results show that the DPLL, using a demodulator output signal, generates a constant 1.695 MHz clock during the pause period of the 100% ASK signal.

• Journal of Power Electronics
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• 제17권1호
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• pp.262-271
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• 2017

This paper studies the performances of five typical Phase-locked Loops (PLLs) for distorted and unbalanced grid, which are the Decoupled Double Synchronous Reference Frame PLL (DDSRF-PLL), Double Second-Order Generalized Integrator PLL (DSOGI-PLL), Double Second-Order Generalized Integrator Frequency-Lock Loop (DSOGI-FLL), Double Inverse Park Transformation PLL (DIPT-PLL) and Complex Coefficient Filter based PLL (CCF-PLL). Firstly, the principles of each method are meticulously analyzed and their unified small-signal models are proposed to reveal their interior relations and design control parameters. Then the performances are compared by simulations and experiments to investigate their dynamic and steady-state performances under the conditions of a grid voltage with a negative sequence component, a voltage drop and a frequency step. Finally, the merits and drawbacks of each PLL are given. The compared results provide a guide for the application of current control, low voltage ride through (LVRT), and unintentional islanding detection.

• 한국전자파학회논문지
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• 제16권1호
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• pp.49-55
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• 2005

본 논문에서는 아날로그 위상 고정 루프(PLL: Phase Locked Loop)를 이용한 무선 LAN(Wireless Local Area Network)용 위상 고정 고조파 발진기(PLHO: Phase Locked Harmonic Oscillator)를 설계 및 제작하였다. 이 고조파 발진기는 Ring 공진기, 주파수 동조를 위한 바랙터 다이오드 그리고 위상 고정 루프 회로로 구성된다. 발진기의 8.5 GHz의 기본 주파수는 위상 고정 루프를 위한 귀환 신호로 이용되고 17.0 GHz의 2차 고조파는 출력으로 이용되므로 위상 고정 시스템에서 위상 비교를 위한 주파수 분배기를 한 단계 줄일 수 있다. 위상 비교기로는 샘플링 위상 검출기(SPD: Sampling Phase Detector)를 사용하여 위상고정 루프 회로를 간단히 하였다. 위상고정 고조파 발진기의 발진 출력은 17.0 GHz에서 2.17 dBm, 기본 주파수와 3차 고조파 억압 특성은 각각 -31.5 dBc, -29.0 dBc이다. 위상잡음은 각각 -87.6 dBc/Hz at 1 kHz와 -95.4 dBc/Hz at 10 kHz이다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2002년도 하계학술대회 논문집 Vol.3 No.2
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• pp.1132-1135
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• 2002

In this paper, we propose a phase-locked loop (PLL) with dual loops in which advantages of both loops can be combined. Frequency-locked loop (FLL) which is composed of two frequency-to-voltage converters (FVC) and an amplifier makes the frequency synchronize very fast and output signal is synchronized in phase with the input reference signal by charge pump PLL. This structure can improve the trade-off between acquisition behavior and locked behavior.

• 한국정보전자통신기술학회논문지
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• 제14권6호
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• pp.479-486
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• 2021

본 논문에서는 신호감지회로(Signal Sensing Circuit : SSC)를 추가하여 2개의 루프로 구성된 단일 커패시터 루프필터를 가진 극소형 위상고정루프(Phase Locked Loop : PLL)를 제안하였다. 위상고정루프 크기를 극단적으로 줄이기 위하여 가장 많은 면적을 차지하는 수동소자 루프필터를 극소형 단일 커패시터(2pF)로 설계하였다. 신호감지회로가 포함된 내부 부궤환 루프 출력이 외부 부궤환 루프의 단일 커패시터 루프필터 출력에 부궤환 역할을 하여 제안한 극소형 위상고정루프가 안정적으로 동작하도록 설계하였다. 위상고정루프 출력 신호 변화를 감지하는 신호 감지 회로는 루프필터의 커패시턴스 전하량을 조절하여 위상고정루프 출력 주파수의 초과 위상변이를 줄였다. 제안된 구조는 기존 구조에 비해 1/78 정도의 작은 커패시터를 가짐에도 불구하고 지터 크기는 10% 정도 차이가 난다. 본 논문의 위상고정루프는 1.8V 180nm 공정을 사용하였고, Spice를 통해 안정하게 동작하는 시뮬레이션 결과를 보여주었다.

• ETRI Journal
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• 제30권4호
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• pp.546-554
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• 2008

Phase-locked loops (PLLs) are among the most important mixed-signal building blocks of modern communication and control circuits, where they are used for frequency and phase synchronization, modulation, and demodulation as well as frequency synthesis. The growing popularity of PLLs has increased the need to test these devices during prototyping and production. The problem of distinguishing and classifying the responses of analog integrated circuits containing catastrophic faults has aroused recent interest. This is because most analog and mixed signal circuits are tested by their functionality, which is both time consuming and expensive. The problem is made more difficult when parametric variations are taken into account. Hence, statistical methods and techniques can be employed to automate fault classification. As a possible solution, we use the back propagation neural network (BPNN) to classify the faults in the designed charge-pump PLL. In order to classify the faults, the BPNN was trained with various training algorithms and their performance for the test structure was analyzed. The proposed method of fault classification gave fault coverage of 99.58%.

• 한국전자파학회논문지
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• 제10권5호
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• pp.653-662
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• 1999

본 논문에서는 부고조파를 이용한 주입 동기 발진기를 설계, 제작하였다. 발진기는 Two Signal Method ( (TSM)의 방법을 사용하여 직렬 궤환회로로 설계하였다. 발진기의 발진주파수 9.4 GHz에서 출력전력 6dBm으 로 free-running하고 었고, 입력선호가 들어가연 주파수가 체배되어 locking되었다. 이때 원하는 출력 파형의 크 기는 다른 부고조파 신호에 비해 최소 40dB 이상이며, 2차 부고조파를 이용한 경우 locking range는 최대 220 MHz 정도이고,4차 부고조파를 이용한 경우 10 MHz이었다 이때의 위상잡음은 각각 100 KHz offset에서 -111dBe/Hz, - 104 dBelHz 정도의 특성을 나타내었다.

• Journal of information and communication convergence engineering
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• 제8권2호
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• pp.197-200
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• 2010

The FLL(frequency locked loop) circuit is used to generate an output signal that tracks an input reference signal. The locking time of FLL is short compared to PLL(phase locked loop) circuit because the output signal of FLL is synchronized only in frequency. Also the FLL is designed to allow the circuit to be fully integrated. In this paper, the temperature stable FLL circuit is designed by using full CMOS transistors. When the temperature is varied from $-20^{\circ}C$ to $70^{\circ}C$, the variation of output frequency is about from -2% to 1.6% from HSPICE simulation results.