• Advances in materials Research
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• 제8권4호
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• pp.337-359
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• 2019

Shape Memory Polymer Composites (SMPC) have gained popularity over the last few decades due to its flexible shape memory behaviour over wide range of strains and temperatures. In this paper, non-linear bending analysis has been carried out for SMPC beam under the application of uniformly distributed transverse load (UDL). Simplified C⁰ continuity Finite Element Method (FEM) based on Higher Order Shear Deformation Theory (HSDT) has been adopted for flexural analysis of SMPC. The numerical solutions are obtained by iterative Newton Raphson method. Material properties of SMPC with Shape Memory Polymer (SMP) as matrix and carbon fibre as reinforcements, have been calculated by theory of volume averaging. Effect of temperature on SMPC has been evaluated for numerous parameters for instance number of layers, aspect ratio, boundary conditions, volume fraction of carbon fiber and laminate stacking orientation. Moreover, deflection profile over unit length and behavior of stresses across thickness are also presented to elaborate the effect of glass transition temperature (T_g). Present study provides detailed explanation on effect of different parameters on the bending of SMPC beam for large strain over a broad span of temperature from 273-373K, which encompasses glass transition region of SMPC.

• 대한기계학회논문집A
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• 제26권7호
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• pp.1223-1231
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• 2002

Al alloy matrix composite with TiNi shape memory fiber as reinforcement has been fabricated by hot pressing to investigate microstructures and mechanical properties. The analysis of SEM and EDS showed that the composites have shown good interface bonding. The stress-strain behavior of the composites was evaluated at temperatures between 363K and room temperature as a function of prestrain, and it showed that the yield stress at 363K was higher than that of the room temperature. Especially, the yield stress of this composite increases with increasing the amount of prestrain, and it also depends on the volume fraction of fiber and heat treatment. The smartness of the composite is given due to the shape memory effect of the TiNi fiber which generates compressive residual stress in the matrix material when heated after being prestrained. Microstructural observation has revealed that interfacial reactions occur between the matrix and fiber, creating two intermetallic layers.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2002년도 하계학술대회 논문집
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• pp.305-309
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• 2002

We have successfully fabricated a Metal-Ferroelectric-Insulator-Semiconductor (MFIS) structure using Bi$\sub$4-x/La$\sub$x/Ti$_3$O$\sub$12/ (BLT) ferroelectric thin film and SiO$_2$/Nitride/SiO$_2$ (ONO) stacked buffer layers for single transistor type ferroelectric nonvolatile memory applications. BLT films were deposited on 15 nm-thick ONO buffer layer by sol-gel spin-coating. The dielectric constant and the leakage current density of prepared ONO film were measured to be 5.6 and 1.0 x 10$\^$-8/ A/$\textrm{cm}^2$ at 2MV/cm, respectively, It was interesting to note that the crystallographic orientations of BLT thin films were strongly effected by pre-bake temperatures. X-ray diffraction patterns showed that (117) crystallites were mainly detected in the BLT film if pre-baked below 400$^{\circ}C$. Whereas, for the films pre-baked above 500$^{\circ}C$, the crystallites with preferred c-axis orientation were mainly detected. From the C-V measurement of the MFIS capacitor with c-axis oriented BLT films, the memory window of 0.6 V was obtained at a voltage sweep of ${\pm}$8 V, which evidently reflects the ferroelectric memory effect of a BLT/ONO/Si structure.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2003년도 춘계학술대회 논문집 센서 박막재료 반도체 세라믹
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• pp.186-189
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• 2003

The MFIS capacitors were fabricated using a metalorganic decomposition method. Thin layers of $ZrO_2$ and $CeO_2$ were deposited as a buffer layer on Si substrate and BLT thin films were used as a ferroelectric layer. The electrical and structural properties of the MFIS structure were investigated. X -ray diffraction was used to determine the phase of the BLT thin films and the quality of the $ZrO_2$ and $CeO_2$ layer. AES show no interdiffusion and the formation of amorphous $SiO_2$ layer is suppressed by using the $ZrO_2$ and $CeO_2$ film as buffer layer between the BLT film and Si substrate. The width of the memory window in the C-V curves for the $BLT/ZrO_2/Si$ and $BLT/CeO_2/Si$ structure is 2.94 V and 1.3V, respectively. The experimental results show that the BLT-based MFIS structure is suitable for non-volatile memory FETs with large memory window.

• 대한지리학회지
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• 제44권6호
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• pp.779-796
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• 2009

피맛길은 서울 종로의 이면 도로로서 조선전기에 기원한 600여 년의 역사를 가진 골목길이다. 이 연구는 피맛길을 중심축으로 발달한 피맛골을 현대 도시의 대표적인 '뒷골목' 중 하나로 정의한 다음, 이곳의 역사지리를 통해 그 기원과 경관을 추적하고 장소 기억이라는 개념을 동원하여 피맛골의 장소성을 사회문화지리적 관점에서 해석하였다. 이 과정에서 피맛골의 장소성을 세 가지 층위에서 추출하여 병치할 수 있었는데, '서발턴의 공간 vs. 탈주의 공간', ' 망각의 공간 vs. 회상과 생성의 공간', ' 화석의 공간 vs. 삶의 공간'으로 각각 명명하고 서술하였다. 연구자는 이들의 검토를 통해 '앞길' 종로의 뒤안길이었던 이곳에서 퇴적된 중층적 장소 기억들과 피맛골을 둘러싼 이들 간 경합 관계를 고찰하였고, 이를 토대로 현대 도시가 지닌 공간성의 또 다른 일면을 구성해 낼 수 있다고 주장하였다.

• Transactions on Electrical and Electronic Materials
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• 제11권4호
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• pp.155-165
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• 2010

As a promising candidate to replace the conventional floating gate flash memories, polysilicon-oxide-nitride-oxidesilicon (SONOS)-type nonvolatile semiconductor memories have been investigated widely in the past several years. SONOS-type memories have some advantages over the conventional floating gate flash memories, such as lower operating voltage, excellent endurance and compatibility with standard complementary metal-oxide-semiconductor (CMOS) technology. However, their operating speed and date retention characteristics are still the bottlenecks to limit the applications of SONOS-type memories. Recently, various approaches have been used to make a trade-off between the operating speed and the date retention characteristics. Application of high-k dielectrics to SONOS-type memories is a predominant route. This article provides the state-of-the-art research progress of high-k dielectrics applicable to SONOS-type nonvolatile semiconductor memories. It begins with a short description of working mechanism of SONOS-type memories, and then deals with the materials' requirements of high-k dielectrics used for SONOS-type memories. In the following section, the microstructures of high-k dielectrics used as tunneling layers, charge trapping layers and blocking layers in SONOS-type memories, and their impacts on the memory behaviors are critically reviewed. The improvement of the memory characteristics by using multilayered structures, including multilayered tunneling layer or multilayered charge trapping layer are also discussed. Finally, this review is concluded with our perspectives towards the future researches on the high-k dielectrics applicable to SONOS-type nonvolatile semiconductor memories.

• 한국자기학회지
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• 제9권6호
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• pp.301-305
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• 1999

보자력의 차이는 나타내는 NiFe(60$\AA$)/Co(5$\AA$) 두 자성층으로 구성된 NiFe(60$\AA$)/Co(5$\AA$)/Cu(40~60$\AA$)/Co(30$\AA$) 스핀밸브 박막을 일반적인 사진식각 공정을 사용하여 $\mu\textrm{m}$크기의 자기저항 메모리 셀로 패턴하고, 형상자기이방성이 자기저항 메모리 셀의 스위칭 특성에 미치는 영향에 대해 연구하였다. 자기저항 메모리 셀의 출력 및 스위칭 특성은 셀의 크기에 따라 1mA의 일정한 전류와 30 Oe 이내의 스위칭 자장에서 수 ~ 수십 mV의 출력 전압을 나타내었다. 특히, NiFe/Co/Cu/Co 스핀밸브 박막의 증착시 기판에 의해 유도된 결정성에 의한 일축자기이방성과 스핀밸브 박막을 직사각형 형태의 셀로 패턴할 때 부가되는 형상자기이방성의 크기 및 방향을 적절히 조절함으로써, 메모리 셀을 구성하는 NiFe/Co 층의 스위칭 자장을 약 1/3로 감소시킬 수 있었으며, 이는 자기저항 메모리 셀의 크기가 서브마이크론 범위로 감소될 때 발생하는 스위칭 자장의 증가 문제를 해결하는 데 도움이 될 것으로 사료된다.

• 대한임베디드공학회논문지
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• 제17권4호
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• pp.217-228
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• 2022

Currently, there are increasing demands for applying deep neural networks (DNNs) in the embedded domain such as classification and object detection. The DNN processing in embedded domain often requires custom hardware such as NPU for acceleration due to the constraints in power, performance, and area. Processing DNN models requires a large amount of data, and its seamless transfer to NPU is crucial for performance. In this paper, we developed a cycle-accurate NPU simulator to evaluate diverse NPU microarchitectures. In addition, we propose a novel technique for reducing the number of memory accesses when processing convolutional layers in convolutional neural networks (CNNs) on the NPU. The main idea is to reuse data with memory interleaving, which recycles the overlapping data between previous and current input windows. Data memory interleaving makes it possible to quickly read consecutive data in unaligned locations. We implemented the proposed technique to the cycle-accurate NPU simulator and measured the performance with LeNet-5, VGGNet-16, and ResNet-50. The experiment shows up to 2.08x speedup in processing one convolutional layer, compared to the baseline.

• 마이크로전자및패키징학회지
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• 제19권1호
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• pp.67-73
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• 2012

본 연구는 고밀도 미세회로 형성 및 원가절감에 유리한 페이스트의 인쇄/건조, 프리프레그 관통 및 적층 공법을 이용한 $B^2it$ 공법을 이용하여 FMC 기판을 제조한 후 열적 스트레스에 대한 범프의 계면반응 연구를 수행하였다. 열적 스트레스에 대한 Ag 범프의 접합 신뢰성을 조사하기 위해 열충격시험, 열응력시험을 수행한 후 전기적 특성 및 단면분석을 통해 균열발생 여부를 조사하였다. 또한 Ag 범프와 Cu 랜드의 접합계면에 대한 계면반응 특성을 분석하기 위해 주사전자현미경(SEM), 에너지분산스펙트럼(EDS) 및 FIB분석을 수행하여 계면에서 발생되는 확산반응을 분석하였다. 이러한 결과를 바탕으로 열적 스트레스에 대한 Ag 페이스트 범프/Cu 랜드 접합계면에서 계면반응에 의해 형성된 Ag-Cu 합금층을 확인할 수 있었다. 이러한 합금층은 Cu ${\rightarrow}$ Ag 보다, Ag ${\rightarrow}$ Cu 로의 확산속도가 빠르기 때문에, Cu층에서의 (Ag, Cu) 합금층이 보다 많이 관찰되었으며, 합금층이 Ag범프의 계면 접합력 향상에 기여하는 것을 알 수 있었다.

• 한국정보통신학회논문지
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• 제25권9호
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• pp.1158-1165
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• 2021

본 논문은 메모리의 사이즈를 줄이기 위해 Pooling Layer가 MAC에 통합된 구조의 최적화된 CNN가속기를 설계하는 것을 제안한다. 메모리와 데이터 전달 회로의 최소화를 위해 MNIST를 이용하여 학습된 32bit 부동소수점 가중치 값을 8bit로 양자화하여 사용하였다. 가속기칩 크기의 최소화를 위해 MNIST용 CNN 모델을 1개의 Convolutional layer, 4*4 Max Pooling, 두 개의 Fully connected layer로 축소하였고 모든 연산에는근사화 덧셈기와 곱셈기가 들어간 특수 MAC을 사용한다. Convolution 연산과 동시에 Pooling이 동작하도록 설계하여 내장 메모리를 94% 만큼 축소하였으며, pooling 연산의 지연 시간을 단축했다. 제안된 구조로 MNIST CNN 가속기칩을 TSMC 65nm GP 공정으로 설계한 결과 기존 연구결과의 절반 크기인 0.8mm x 0.9mm = 0.72mm²의 초소형 가속기 설계 결과를 도출하였다. 제안된 CNN 가속기칩의 테스트 결과 94%의 높은 정확도를 확인하였으며, 100MHz 클럭 사용시 MNIST 이미지당 77us의 빠른 처리 시간을 획득하였다.