• 한국산학기술학회논문지
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• 제16권2호
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• pp.1073-1083
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• 2015

본 연구는 분산기억(Transactive Memory )개념을 중심으로 지식성장의 네 가지 과정에 미치는 영향에 대한 실증연구로써, 지식성장의 동태적 과정의 맥락 속에서의 분산기억의 역할을 설명하는데 그 목적을 두고 있다. 연구모형을 검증하기 위하여 130명 팀 구성원을 대상으로 경로분석을 실시한 결과, 팀 분산기억의 측정항목들의 일부가 지식성장에 영향을 미치는 것으로 나타났다. 결과적으로 분산기억과 지식성장은, 특히 팀 수준의 지식성장과 밀접한 관련성을 가지고 있다는 점을 확인하였다. 본 연구는 팀 수준에 머물러있고 팀을 대상으로 연구를 진행하였고, 인지심리학의 팀 분산기억 개념을 도입하여 조직 내부에 팀 단위로 개인지식을 어떻게 접근하고 사용하는지를 이론적으로 설명하고 분석하였다. 지식성장을 촉진하려면 전문지식보다 팀원들 간의 직무관련 지식을 신뢰하여 협력적으로 작업조정을 해야 한다. 또한 관리자들이 팀원들을 가장 적합한 작업위치에 배치함으로 팀원들의 개인지식을 가능한 활용할 수 있으며 팀 성과까지 향상시킬 수 있다는 시사점을 제시할 수 있다.

• 대한치매학회지
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• 제22권4호
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• pp.148-157
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• 2023

Background and Purpose: Episodic memory is a system that receives and stores information about temporally dated episodes and their interrelations. Our study aimed to investigate the relevance of episodic memory to time perception, with a specific focus on simultaneity/order judgment. Methods: Experiment 1 employed the simultaneity judgment task to discern differences in time perception between patients with mild cognitive impairment or dementia, and age-matched normals. A mathematical analysis capable of estimating subjects' time processing was utilized to identify the sensory and decisional components of temporal order and simultaneity judgment. Experiment 2 examined how differences in temporal perception relate to performance in temporal order memory, in which time delays play a critical role. Results: The temporal decision windows for both temporal order and simultaneity judgments exhibited marginal differences between patients with episodic memory impairment, and their healthy counterparts (p = 0.15, t(22) = 1.34). These temporal decision windows may be linked to the temporal separation of events in episodic memory (Pearson's ρ = -0.53, p = 0.05). Conclusions: Based on our findings, the frequency of visual events accumulated and encoded in the working memory system in the patients' and normal group appears to be approximately (5.7 and 11.2) Hz, respectively. According to the internal clock model, a lower frequency of event pulses tends to result in underestimation of event duration, which phenomenon might be linked to the observed time distortions in patients with dementia.

• 한국통신학회논문지
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• 제21권1호
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• pp.224-240
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• 1996

It is common sense for at least one or more levels of cache memory to be used in these day's computer systems. In this paper, the impact of the internal cache memory organization on the performance of the computer is investigated by using a simulator program, which is wirtten by authors and run on SUN SPARC workstation, with several real execution, with several real execution trace files. 280 cache organizations have been simulated using n-way set associative mapping and LRU(Least Recently Used) replacement algorithm with write allocation policy. As a result, 16-way setassociative cache is the best configuration, and when we select 256KB cache memory and 64 byte line size, the bus traffic ratio was decreased compared to that of the noncache system so that a single bus could support almost 7 processors without any delay and degradationof high ratio(hit ratio was 99.21%). The smaller the line size we choose, the little lower hit ratio we can get, but the more processors can be supported by a single bus(maximum 18 processors). Therefore, using a proper cache memory organization can make a single bus structure be able to support multiple processors without any performance degradation.

• Smart Structures and Systems
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• 제14권5호
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• pp.765-784
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• 2014

In comparison with conventional shape memory actuated structures, antagonistic shape memory alloy (SMA) actuators permits a fully reversible two-way response and higher response frequency. However, excessive internal stress could adversely reduce the stroke of the actuators under repeated use. The two-way shape memory effect might further decrease the range of the recovered strain under actuation of an antagonistic SMA actuator unless additional components (e.g., spring and stopper) are added to regain the overall actuation capability. In this paper, the performance of all four possible types of SMA actuation schemes is investigated in detail with emphasis on five key properties: recovered strain, cyclic degradation, response frequency, self-sensing control accuracy, and controllable maximum output. The testing parameters are chosen based on the maximization of recovered strain. Three types of these actuators are antagonistic SMA actuators, which drive with two active SMA wires in two directions. The antagonistic SMA actuator with an additional pair of springs exhibits wider displacement range, more stable performance under reuse, and faster response, although accurate control cannot be maintained under force interference. With two additional stoppers to prevent the over stretch of the spring, the results showed that the proposed structure could achieve significant improvement on all five properties. It can be concluded that, the last type actuator scheme with additional spring and stopper provide much better applicability than the other three in most conditions. The results of the performance analysis of all four SMA actuators could provide a solid basis for the practical design of SMA actuators.

• International journal of advanced smart convergence
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• 제10권1호
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• pp.142-150
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• 2021

Open-channel SSD is a new type of Solid-State Disk (SSD) that improves the garbage collection overhead and write amplification due to physical constraints of NAND flash memory by exposing the internal structure of the SSD to the host. However, the host-level Flash Translation Layer (FTL) provided for open-channel SSDs in the current Linux kernel consumes host memory excessively because it use page-level mapping table to translate logical address to physical address. Therefore, in this paper, we implemente a selective mapping table loading scheme that loads only a currently required part of the mapping table to the mapping table cache from SSD instead of entire mapping table. In addition, to increase the hit ratio of the mapping table cache, filesystem information and mapping table access history are utilized for cache replacement policy. The proposed scheme is implemented in the host-level FTL of the Linux kernel and evaluated using open-channel SSD emulator. According to the evaluation results, we can achieve 80% of I/O performance using the only 32% of memory usage compared to the previous host-level FTL.

• 대한한방내과학회지
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• 제29권3호
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• pp.608-620
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• 2008

Objectives : This study investigated the protective effects of the water extracts of Chongmyung-tang, Polygalae Radix, and Acori Graminei Rhizoma in an in vivo Alzheimer's disease (AD) mouse model. Methods : Memory impairment was induced by an intraventricular injection of $A{\beta}25-35$ peptides and subsequently Chongmyung-tang, Polygalae Radix, or Acori Graminei Rhizoma extract were administered orally for 14days. Results : In the water maze task, Chongmyung-tang, Polygalae Radix, and Acori Graminei Rhizoma extracts improved learning ability during the acquisition period and significantly increased memory scores during the retention period versus $A{\beta}-injected$ controls. Furthermore, the toxicity of $A{\beta}25-35$ on hippocampus was assessed immunohistochemically (Tau, MAP2, TUNEL, Bax) and by in vitro study. Chongmyung-tang, Polygalae Radix, and Acori Graminei Rhizoma demonstrated significant neuroprotective effects against oxidative damage and apoptotic cell death of hippocampal neurons damaged by $A{\beta}25-35$. Conclusions : These results suggested that Chongmyung-tang, Polygalae Radix and Acori Graminei Rhizoma extract improve memory impairment and reduce Alzheimer's dementia via anti-apoptotic effects and by modulating the expressions of Tau and MAP2 protein in the hippocampus.

• 한국인터넷방송통신학회논문지
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• 제22권6호
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• pp.99-105
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• 2022

본 논문은 주기억장치의 사용자 공간이 컴파일 시간에 가변적 크기의 블록들로 분할된 상태에서, 준비상태 큐에 도착한 다중 프로세서들을 적절히 블록에 할당하는 문제를 다루었다. 기존의 할당법인 최초적합, 최적합, 최악적합과 다음 적합 방법들은 준비상태 큐에 도착한 모든 프로세서들을 할당하지 못해 특정 프로세서는 대기상태가 되는 단점을 갖고 있었다. 본 논문에서 제안된 알고리즘은 분할된 블록(홀)의 크기와 준비상태 큐에 있는 프로세서 크기를 내림차순으로 정렬하여 가장 큰 크기의 블록에 가능한 많은 프로세서들을 할당하는 단순한 블록 채우기 알고리즘이다. 제안된 알고리즘을 9개의 벤치마킹 실험 데이터에 적용한 결과 분할 오류로 인해 대기상태 프로세서가 발생하는 1개 데이터를 제외한 8개 데이터 모두에 대해 최소의 내부 단편(IF)을 가지면서도 모든 프로세서들을 할당하는 성능을 보였다.

• 한국통신학회논문지
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• 제24권6B호
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• pp.1183-1190
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• 1999

본 논문에서는 MPEG-2 비디오 인코더를 ASIC 칩으로 구현할 때, 움직임추정기와 함께 대량의 하드웨어 영역을 차지하는 프레임메모리 인터페이스를 개선한 효율적인 구조를 제시한다. 이를 위해 비디오 인코더와 듀얼 뱅크를 가지는 외부 SDRAM 사이의 인터페이스를 효율적으로 처리할 수 있도록 메모리 맵을 구성하고 메모리 액세스 타이밍을 최적화하여 내부 메모리 크기와 인터페이스 로직을 줄였다. 본 설계에는 0.5 m, CMOS, TLM(Triple Layer Metal) 표준 셀 라이브러리가 사용되었으며, 하드웨어 설계 및 검증을 위해서 VHDL 시뮬레이터와 로직 합성툴이 사용되었고, 기능 검증을 위한 테스트 벡터 생성을 위해서, C 언어로 모델링한 하드웨어 에뮬레이터가 사용되었다. 개선된 프레임 메모리 인터페이스의 구조는 기존의 구조[2-3]에 비해 58% 정도의 면적이 감소했으며, 전체 비디오 인코더에 대해서는 24.3% 정도의 하드웨어 면적이 감소되어, 프레임메모리 인터페이스가 비디오 인코더 전체의 하드웨어 면적에 대단히 심각한 영향을 미친다는 것을 결과로 제시한다.

• 한국정보통신학회논문지
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• 제15권1호
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• pp.175-182
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• 2011

본 논문은 비디오 처리를 위한 SoC 내에서 다수 개의 프로세싱 블록(마스터)들을 처리할 수 있는 고성능의 메모리 제어기를 설계하였다. 메모리 제어기는 마스터 중재기에 의해 중재되며 이것은 메모리 접근을 요구하는 마스터들의 요구 신호를 받아 데이터를 전송하는 역할을 해주게 된다. 구현된 메모리 제어기는 마스터 선택기, 마스터 중 재기, 메모리 신호 생성기, 명령어 디코더, 데이터 버스, 그리고 메모리 신호 생성기로 구성된다. 제안한 메모리 제어기는 VHDL을 이용하여 설계하였고, 삼성의 메모리 모델을 이용하여 동작을 검증하였다. FPGA 합성 및 검증을 위해서는 ATERA사의 Quartus II를 이용하였고, 구현된 하드웨어는 Cyclone II 칩을 사용하였다. 시뮬레이션을 위해서는 Cadence사의 ModelSim을 이용하였고, FPGA 환경에서 174.28MHz의 주파수로 동작하여, SDRAM의 규격을 모두 만족할 수 있었다.

• 한국정보과학회논문지:시스템및이론
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• 제32권4호
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• pp.177-185
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• 2005

최근 휴대용 정보기기의 사용이 급증함에 따라 NAND형 플래시메모리를 시스템의 보조기억장치로 사용하는 사례가 급증하고 있다. 하지만, 전통적인 보조기억장치인 하드디스크에 비해 NAND형 플래시메모리는 단위 공간당 비용이 수십배 가량 높아 저장 공간의 효율적인 관리가 필요하다 저장 공간을 효율적으로 사용하게 하는 대표적인 방법으로 데이타 압축 기법이 있다. 하지만, NAND형 플래시메모리에서는 압축 기법의 적용이 쉽지 않다. 이는 NAND형 플래시메모리가 페이지 단위 입출력만을 지원하여 압축 데이타가 플래시 페이지보다 작은 경우 내부 단편화 현상을 발생시켜 압축의 이득을 심각하게 감쇄시키기 때문이다. 이러한 문제를 해결하기 위해 본 논문에서는 작은 크기의 압축 데이타를 쓰기 버퍼를 통해 그룹화한 후 하나의 플래시 페이지에 저장하는 플래시 압축 계충을 설계하고 성능을 평가한다. 성능평가 결과 제안하는 플래시 압축 계층은 플래시메모리의 저장 공간을 $40\%$ 이상 확장하며 쓰기 대역폭을 크게 개선함을 확인할 수 있었다.