• JSTS:Journal of Semiconductor Technology and Science
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• 제9권1호
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• pp.8-13
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• 2009

In this paper, discontinuous interconnect lines are modeled as a cascaded line composed of many uniform interconnect lines. The system functions of respective uniform interconnect lines are determined, followed by its time domain response. Since the time domain response expression is a transcendental form, the waveform expression is reconfigured as an approximated linear expression. The proposed model has less than 2% error in the delay estimation.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제8권3호
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• pp.65-72
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• 2019

HPC(High Performance Computer)은 다수의 계산노드를 초고성능 상호연결망으로 연결하여 클러스터 시스템으로 구성된 시스템이다. 이러한 HPC 시스템에서 사용하는 계산 노드 간의 연결 네트워크 기술로는 Infiniband, Ethernet 등의 기술이 많이 사용된다. 최근 PCIe 표준의 발전으로 인해서 컴퓨터 호스트는 고속의 주변 장치 디바이스를 주로 PCIe Bridge 인터페이스에 연결하여 사용한다. PCIe 표준 기술 중 컴퓨터 노드 간의 직접 연결하는 방식으로 Non-Transparent Bridge(NTB) 기반의 인터콘넥션 표준이 존재한다. 그러나 NTB의 기본 표준은 두 노드 간에 분리된 메모리를 제공하는 방식이기 때문에 다중 노드를 직접 연결하기 위해서는 추가된 구성 방법이 필요하다. 본 논문에서는 다중 NTB 포트에 직접 연결된 다수의 호스트들 간에 무스위치 네트워크를 구성하여 NTB 통신을 이용한 데이터 공유 방법의 설계와 구현에 대해서 다룬다. 각 호스트에 연결된 두 개의 NTB포트를 이용해서 링 네트워크를 구성하고, 링 네트워크 상에서 NTB 인터컨넥션을 이용한 데이터 공유 방식의 구현을 하였다. 이와 같이 PCIe NTB 기반 무스위치 네트워크를 통해서 기존의 인터커넥트 네트워크에 비해서 Cost-Effective한 HPC 상호연결망을 구성할 수 있다.

• Nuclear Engineering and Technology
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• 제17권4호
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• pp.290-301
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• 1985

600MW(e)급 CANDU형 원자로의 1차 냉각재계통은 2개의 “8자” 모양 루프로 구성되며 정상운전중 원자로 출구헤더 (ROH)의 설계 quality는 4%이다. 이러한 루프내 2부분에 압축성 유체의 존재 및 유동-quality-기포율의 정궤환 효과는 1차 냉각재계통 유동 불안정의 주요인이 된다. 계통의 안정을 위하여 설계 변경사항으로서 같은 루프의 ROH-HOH간 interconnect가 설치되었다. 본 논문은 정상운전시 1차 냉각재계통의 유동 불안정현상을 조사연구하며, 또한 interconnect가 유동 안정성에 미치는 영향 및 계통 고유의 유동 안정성에 대한 연구를 수행한다. 시간 영역의 안정성 분석은 ATHER코드로부터 보완된 ATHER/MOD-I 코드를 사용하여 분석한다. 가장 보수적인 계통 모형, 즉 대칭형 루프의 유동은 발산하며, interconnect를 설치함으로써 계통의 유동 안정성은 크게 향상되어 안정된다. 그러나 보수적인 가압기 모델을 사용 분석하였을 경우라도 계통의 유동 안정성은 보장됨을 알 수 있다. 실제적인 계통 즉 가압기와 interconnect를 모사한 경우의 계통 안정성은 크게 보장된다. 결론적으로 비록 interconnect는 계통의 안정성을 크게 향상시키나 가압기 등 계통 고유의 유동 안정성은 매우 커서 interconnect가 설치되지 않았더라도 1차 냉각재 계통의 유동 안정성을 보장함을 알 수 있다.

• 전자공학회논문지A
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• 제32A권9호
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• pp.114-120
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• 1995

It is important to test the various kinds of interconnect faults between chips on a card/module. When boundary scan design techniques are adopted, the chip to chip interconnection test generation and application of test patterns is greatly simplified. Various test generation algorithms have been developed for interconnect faults. A new interconnect test generation algorithm is introduced. It reduces the number of test patterns by half over present techniques. It also guarantees the complete diagnosis of mutiple interconnect faults.

• 청정기술
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• 제16권4호
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• pp.297-303
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• 2010

본 연구에서는 유체유동해석프로그램인 Fluent를 이용하여 연료극 지지채식 관형 고체산화물 연료전지(SOFC)에서의 연결재 구조에 따른 성능 변화를 고찰하였다. 실험적 사실과 부합되는 이론적 결과를 확보하기 위해서는 전기적으로 전극과 하나로 되어있는 연결재의 구조가 전지 성능에 어떠한 영향을 미치는지 살피는 것이 중요하다. 두께가 작은 연결재가 단전지 성능을 우수하게 하는 것으로 보아 옴(ohmic) 저항에 직결되는 연결재의 두께가 전지 성능에 있어 주요 변수임을 확인하였다. 일정 두께로 고정된 조건 하에 연결재 폭을 변화시킨 경우, 전지 성능은 상대적으로 큰 차이를 보이지 않았다. 이는 본 연구에서 고려한 SOFC의 관형 구조 특성상 연결재의 폭으로는 원주 방향으로 흘러가는 전류 경로를 효과적으로 단축시킬 수 없기 때문으로 사료된다.

• ETRI Journal
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• 제45권5호
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• pp.910-921
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• 2023

In this study, we designed a 6T-SRAM cell using 16-nm CMOS process and analyzed the performance in terms of read-speed latency. The temperaturedependent Cu and multilayered graphene nanoribbon (MLGNR)-based nanointerconnect materials is used throughout the circuit (primarily bit/bit-bars [red lines] and word lines [write lines]). Here, the read speed analysis is performed with four different chip operating temperatures (150K, 250K, 350K, and 450K) using both Cu and graphene nanoribbon (GNR) nano-interconnects with different interconnect lengths (from 10 ㎛ to 100 ㎛), for reading-0 and reading-1 operations. To execute the reading operation, the CMOS technology, that is, the16-nm PTM-HPC model, and the16-nm interconnect technology, that is, ITRS-13, are used in this application. The complete design is simulated using TSPICE simulation tools (by Mentor Graphics). The read speed latency increases rapidly as interconnect length increases for both Cu and GNR interconnects. However, the Cu interconnect has three to six times more latency than the GNR. In addition, we observe that the reading speed latency for the GNR interconnect is ~10.29 ns for wide temperature variations (150K to 450K), whereas the reading speed latency for the Cu interconnect varies between ~32 ns and 65 ns for the same temperature ranges. The above analysis is useful for the design of next generation, high-speed memories using different nano-interconnect materials.

• 마이크로전자및패키징학회지
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• 제4권2호
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• pp.25-32
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• 1997

대용량, 고속 정보처리가 요구되는 System의 모듈은 Data 처리의 고속성 및 회로의 고집적이 가능한 MCM의 형태로 구현되어 ATM, GPS 및 PCS 등의 분야에 광범위하게 응 용되고 있다. 위와 같은 High Speed 응용분야에서의 System 성능은 Interconnect Line의 전달지연, 임피던스 부정합에 의한 신호 반사 손실. 신호선 간의 Crosstalk, Ground Bounce 등의 현상에 대한 최적화 여부에 결정적인 영향을 받는다. 그러나 Interconnect의 특성상 정 형이 존재하지 않으므로 추상적인 Library를 구축하는 형식으로 접근할 수밖에 없으며 이를 위하여 여러기본 구조를 정의한후 각 Dimension을 변수로 두고 해석 결과를 합성하여 Database화하는 접근방식이다. 본 논문에서는 MCM-D 공정을 이용하여 Interconnect Line 특성을 분석하고 Database화 하기 위한 Test Pattern을 구현하고 Time Domain reflectometry(TDR)을 이용하여 그특성들을 측정 분석하였다. Test pattern 제작은 MCM-D 공정으로 최소선폭 27$\mu$m, Via Hole 75$\mu$m으로 형성하였고 2 Layer Signal과 GND로 총 3Layer를 구현하였다. 특성분석을 위해 TDR장비와 모데링 및 Simulation S/W인 IPA 510 을 사용하였다. 이를 통해 MCM-D를 이용한 공정에서 Interconcet Line의 고주파 특성을 측정하고 정량화하여 LIbrary를 제작할수 있었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 제36회 하계학술대회 논문집 C
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• pp.2357-2359
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• 2005

In this paper, we analyzed the effect of flip chip interconnect which is a part of FC-BGA package on the transmission characteristics of interconnect. We designed simple interconnect model and analyzed the change of the transmission characteristics as the size of each component change. And we provided design guide of interconnect which shows more enhanced results.

• Journal of Information Processing Systems
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• 제18권1호
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• pp.159-172
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• 2022

The role of the interconnect network, which connects computing nodes to each other, is important in high-performance computing (HPC) systems. In recent years, the peripheral component interconnect express (PCIe) has become a promising interface as an interconnection network for high-performance and cost-effective HPC systems having the features of non-transparent bridge (NTB) technologies. OpenSHMEM is a programming model for distributed shared memory that supports a partitioned global address space (PGAS). Currently, little work has been done to develop the OpenSHMEM library for PCIe-interconnected HPC systems. This paper introduces a prototype implementation of the OpenSHMEM library through a switchless interconnect network using PCIe NTB to provide a PGAS programming model. In particular, multi-interrupt, multi-thread-based data transfer over the OpenSHMEM shared memory model is applied at the implementation level to reduce the latency and increase the throughput of the switchless ring network system. The implemented OpenSHMEM programming model over the PCIe NTB switchless interconnection network provides a feasible, cost-effective HPC system with a PGAS programming model.

• 전기전자학회논문지
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• 제27권3호
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• pp.355-367
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• 2023

Local Interconnect Network(LIN)은 저속의 차량 통신 버스로 윈도우, 도어, 공조, 조명 등 바디 어플리케이션에 널리 사용되고 있다. 본 논문에서는 LIN 버스의 프로토콜과 메시지 프레임에 대해 자세히 설명한다. LIN 버스에서는 기본적으로 메시지 프레임에서 ID와 페이로드만 전송하며, 이들 ID와 페이로드를 해석하는 방법은 LIN Description File(LDF)를 통해서 각각의 LIN 버스마다 다르게 정의한다. 본 논문에서는 LDF의 문법과 예제에 대해서도 자세히 설명한다.