For low-rise piloti-type buildings that suffered significant damage in the Pohang earthquake, the seismic performance of those designed by codes issued before and after the earthquake has been recently revised. This study started with the expectation that many of the requirements presented in the current codes may be excessive, and among them, the spacing of column stirrup could be relaxed. In particular, the recently revised design code of concrete structures for buildings, KDS 41 20 00, suggests that the column stirrup spacing is 1/2 of the minimum cross-sectional size or 200 mm, which is strengthened compared to KBC 2016, but relaxed than the current KDS, 41 17 00, which is 1/4 of the minimum size or 150 mm. As a result of the study, it was found that the target performance level was sufficiently satisfied by following the current standards and that it could be satisfied even if the relaxed spacing was followed. Therefore, the strict column stirrup spacing of KDS 41 17 00 could be relaxed if a wall other than core walls is recommended in the current guideline for the structural design of piloti-type buildings.
This study presents algorithms for determining the fuzzy critical loads of planar steel frame structures with fixity factors of beam - column and column - base connections are modeled as triangular fuzzy numbers. The finite element method with linear elastic semi-rigid connection and Response Surface Method (RSM) in mathematical statistic are applied for problems with symmetric triangular fuzzy numbers. The ${\alpha}$ - level optimization using the Differential Evolution (DE) involving integrated finite element modeling is proposed to apply for problems with any triangular fuzzy numbers. The advantage of the proposed methodologies is demonstrated through some example problems relating to for the twenty - story, four - bay planar steel frames.
JSTS:Journal of Semiconductor Technology and Science
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제6권2호
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pp.87-89
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2006
This paper proposes a sense amplifier with non-volatile memory in order to improve the image quality of LCD by enhancing the matching of the driving voltages between the panel and driver. The sense amplifier having a wide sensing margin and fast response adjusts LCD driver voltage of display driver. The CSTN-LCD with the sense amplifier results improved image quality than that with conventional 6 bit column driver without it.
The shear strength equations of the joint with RC column and steel beam are used the proposed equations of ASCE, Kanno and AIJ but there are not applied variable joint details. Until now the variable experimental studies are practiced but the studies of predicted shear strength equation are not integrated and only the applicable equations to each case are proposed. The purpose of this study is statistical analysis for the proposed equations applied existing experiments. The proposed equations are ASCE, Kanno, M-Kanno, AIJ and M-AIJ. The 47 of shear failure experiments are used in this study The consequence is that the Kanno's equation is very analogized with the experimental result but ASCE equation underestimates about 42$\%$. AIJ and M-AIJ are not proper equations for estimating the shear strength of RCS joint.
본 논문에서는 유스케이스 기술서 작성 및 편집을 체계적으로 하기 위한 도구를 제시하고자 한다. 또한, 시나리오의 기술에 있어서 1컬럼 방식과 2컬럼 방식 모두를 지원하도록 하였으며, 시나리오 각 단계별 작성과 편집의 처리에 있어서 자동화된 단계 번호 때 기기를 지원하여 작성의 편의성을 높였다. 본 논문에서 제시하는 유스케이스 기술서 작성 도구는 편리하고 효과적으로 유스케이스 기술서를 작성하게 해 줄 뿐만 아니라, 유스케이스 다이어그램과 통합된 유스케이스 모델링 도구의 개발에 기여할 것으로 기대된다.
2004년 7월 단행된 서울시 대중교통 개편 정책 이후 통합거리비례요금제도와 함께 대중교통카드(스마트카드) 시스템이 새롭게 도입되었다. 이렇게 도입된 대중교통카드는 개개인의 통행, 환승 정보 및 이용 수단 등의 통행 정보를 포함하고 있기 때문에 기존에 불가능하였던 경로 기반의 개인 및 대중교통의 통행 특성을 정확히 파악할 수 있다. 따라서 통합된 대중교통망에서의 대중교통 평가에 크게 활용될 수 있을 것으로 판단된다. 하지만, 아직까지 국내에서는 대중교통 평가를 시뮬레이션 및 자료 구축 등의 한계로 인하여 링크기반통행배정모형에 의존한 연구와 분석이 주를 이루고 있는 것이 현실이다. 앞에서 언급했듯이, 현재는 대중교통카드로부터 전수화된 경로 기반의 개인 및 대중교통 통행 특성 자료를 얻는 것이 가능하다. 결국 이는 기존의 링크 기반의 대중교통 분석 방안으로는 한계가 있었던 통합적 교통망 차원의 대중교통 평가를 경로 기반의 대중교통 분석으로 전환하는 데 크게 기여할 수 있으리라 판단된다. 따라서 본 연구에서는 향후 전개될 통합 대중교통 시대에 적합하며, 대중교통카드로부터 얻어진 통행 자료를 최대한 활용할 수 있는 경로 기반 통행배정 모형에 적합한 알고리즘을 제안하도록 한다. 이를 위해 본 연구에서는 기존에 연구된 경로 기반 통행배정 모형에서 선험적이지만 구현이 용이하고 안정적인 해를 도출하는 것으로 알려진 Column Generation 알고리즘을 활용하는 방안을 제시한다. 특히 본 연구는 출발지와 도착지에 탐색된 경로를 이용하여 구축된 부분 네트워크에 국부적인 균형 해법을 도출하여 전체적인 해법에 도달하게 하는 기법을 활용한다.
In this paper, the design of one-chip FED system integrated with driving circuits in reported on the basis of MOSFET controlled FEA (MCFEA). To integrate a MOSFET with a FEA efficiently, a new fabrication process is proposed. It is confirmed that the MOSFET with threshold voltage of about 2volts controls the FEA emission current up to 20 ${\mu}$A by applying driving voltage of 15 volts, which is enough current level to utilize the MCFEA as a pixel for FED. The drain breakdown voltage of the MOSFET is measured to be 70 volts, which is also high enough for 60 volt operation of FED. The circuits for row and column driver are designed stressing on saving area, reducing malfunction probability and consuming low power to maximize the merit of on-chip driving circuits. Dynamic logic concept and bootstrap capacitors are used to meet these requirements. By integrating the driving circuit with FEA, the number of external I/O lines can be less than 20, irrespectively of the number of pixels.
High-performance countercurrent chromatography (HPCCC) coupled with reversed-phase highperformance liquid chromatography (RP-HPLC) method was developed to isolate dihydrophaseic acid 3'-O-${\beta}$-D-glucopyranoside (DHPAG) from the extract of Nelumbo nucifera seeds. Enriched DHPAG sample (2.3 g) was separated by HPCCC using ethyl acetate/n-butanol/water system (6:4:10, v/v/v, normal-phase mode, flow rate: 4.0 mL/min) to give 23.1 mg of DHPAG with purity of 88.7%. Further preparative RP-HPLC experiment gave pure DHPAG (16.3 mg, purity > 98%). The current study demonstrates that utilization of CCC method maximizes the isolation efficiency compared with that of solid-based conventional column chromatography.
한국정보디스플레이학회 2007년도 7th International Meeting on Information Display 제7권1호
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pp.802-805
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2007
A hardware architecture is presented of a wavelet based multiple line addressing driving scheme for passive matrix displays using the FPGA (Field Programmable Gate Arrays), which will be integrated in the scalable video coding $architecture^{[1]}$. The incoming compressed video data stream will then directly be transformed to the required column voltages by the hardware architecture without the need of employing the video decompression.
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[게시일 2004년 10월 1일]
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