Tendon reflex responses generated from mechanical stimulus had been studied for quantitative analysis of activity of tendon reflex, especially patellar tendon reflex responses are known to be a criterion for diagnosing the L3 or L4 radiculopathy. In this paper, we developed a digital signal processing system for analysis of the tendon reflex response. The system parameter, i.e., $\textit{sampling frequency, pre-amplification gain, input channel and filter bank}$ are selected by Using software switches. From the view points of flexibility, the system hardware is connected to an IBM PC for analyzing the tendon reflex parameters, amplitude, latency duration We applied the proposed system to the analysis of the patellar tendon reflex reponses. In the experiment, we measured latency, duration, amplitude of the reflex action potentials generated from vastus medialis, vastus lateralis and rectus femoris that compose quadriceps, and the measured data are analyzed througll the ANOVA test which has 5% significant level. As a result, we showed that the mean amplitude of reflex action potential at the vastus lateralis is larger than any other muscle and the mean latency of the reflex action potential at the rectus femoris is shorter than any other muscle.
DOB (Disturbance Observer) is an useful control method for estimating the disturbance applied to dynamic systems. Disturbance observer can be used to implement a robust control system to generate a control input for rejecting the disturbance, and it can be also used to estimate the disturbance to obtain information. The system that uses disturbance estimation is investigated for high performance control such as automatic door systems, walking robot and electric power steering system in vehicles. In this paper, a novel disturbance observer which is called disturbance and current observer for estimating load torque in the motor system is proposed. The difference between the DOB for disturbance rejection and DCOB is mathematically verified. Current and angular velocity are required for estimating the load torque of the motor in DOB. However, the DCOB can estimate load torque and current without current sensor. DCOB is designed based on modeling of the motor system. Appropriate Q-filter is selected and the applicability of DCOB is verified by simulation. The estimated disturbance and current of the electric motor can be verified without current sensor, as experiments of the actual motor system.
본 논문은 주어진 재귀 DSP 알고리듬으로부터 최적멀티프로세서 스케줄러를 이용하여 완전한 회로도를 효과적으로 생성할 수 있는 체계적인 과정에 대하여 기술한다. 이과정은 크게 스케줄 생성 단계와 회로도 생성 단계로 구성된다. 스케줄 생성 단계는 입력으로서 Fully Specified Flow Graph(FSFG)로 표현된 재귀 DSP 알고리듬을 받아서 최적 멀티프로세서 스케줄러를 생성하며 회로도 생성 단계에서는 이 스케줄러로부터 제어신호를 포함한 완전한 회로도를 생성한다. 이 회로도는 실리콘 컴파일러를 이용하여 VLSI 레이아웃으로 용이하게 변환될 수 있다. 본 논문에서는 2차 Gray-Market Lattice 필터를 예로 사용하여 전체적인 구현과정을 보인다.
주의 깜박임이란 RSVP상에서 두 개 이상의 표적을 탐지할 때 먼저 제시 된 표적(T1)에 대해서는 정확성이 높지만 이후 500ms 이내의 표적(T2)에 대해서는 체계적으로 수행이 저하되는 현상을 말한다. 이를 설명하는 이론들은 주의용량결핍 모형과 주의여과지연 모형으로 분류할 수 있다. 한편, 시각적 주의 용량은 좌우 시각영역에서 독립적으로 작용하는 반시야 독립성으로 인해 다양한 과제에서 양측영역이득이 나타난다고 알려져 있다. 본 연구는 주의 용량의 반시야 독립성을 이용하여 주의 깜박임을 설명하는 두 갈래의 이론을 검증하였다. 실험 1은 T1과 T2를 포함하는 두 개의 RSVP를 양쪽 시야 영역에 나누어 제시하거나 한쪽 시야 영역에 제시하여 주의 깜박임과 양측영역이득간의 상호작용을 검증하였다. 실험 2는 하나의 RSVP에서 T1을 제거함으로써 양쪽 시야 영역에 T1과 T2가 독립된 주의용량을 사용할 때에도 주의 깜박임이 나타나는지 확인하였다. 그 결과 두 개의 RSVP를 양쪽 시야 영역에 나누어 제시하였을 때 더 우수한 수행을 보여주었으나 (즉, 양측영역이득) 주의 깜박임과 양측영역이득의 상호작용은 나타나지 않았다. 또한, T1이 제시되지 않은 RSVP의 T2에서도 주의 깜박임 현상을 관찰할 수 있었다. 이 결과들은 주의 깜박임에 대한 주의여과지연 모형을 지지한다.
본 연구에서는 MR유체를 특징으로 하는 대시포트형 마운트를 제안하고, 자극 형상 및 구조의 변화가 MR유체 마운트의 감쇠력에 미치는 영향에 대하여 실험적으로 고찰하였다. 자극의 유효길이와 코어 중심부의 구조를 달리하여 MR 유체 마운트를 제작하였다. MR유체 마운트에 자기장을 형성하기 위하여 공급하는 전류의 세기를 변화시켰을 때의 감쇠력 변화와 전류를 공급하지 않은 경우의 감쇠력 변화를 측정하였다. 또한, 가진 변위는 일정하게 유지한 상태에서 MR엔진마운트에 가해지는 가진 주파수를 변화시켜 감쇠력의 변화를 측정하였다. MR유체마운트로부터 전달되는 힘은 가진 주파수가 증가함에 따라 감소하는 경향을 나타냈으며, 공급하는 전류의 세기가 증가함에 따라 전달되는 힘은 증가하여 나타났다. 자기장이 형성되는 MR마운트에 유효길이 변화에 대해서는 전달력의 변화가 나타나지 않았다.
본 논문에서는 K 사용자 MIMO 간섭 채널을 고려하였으며, 정보와 전력을 동시에 전송하는 SWIPT 시스템을 위한 송수신기 설계 방법에 대해서 다룬다. 그리고, 정보 수신 장치와 전력 수확 장치가 같은 수신기에 존재하는 SWIPT 시스템을 고려한다. 제안하는 방식에서는 신호대 누수 잡음비 (SLNR)를 비용 함수로 사용하고, 수확 전력에 대한 임계값을 만족하도록 송수신기를 설계한다. 즉, 수확 전력에 대한 제약 조건 하에서, SLNR을 최대화시키도록 송신단 프리코딩 벡터, 수신단 검파기 벡터, 전력 분배 상수를 동시에 설계한다. 컴퓨터 모의실험을 통하여, 제안하는 기법과 기존 기법의 신호 대 간섭 잡음비 (SINR) 성능을 비교하였다. 사용자 수, 송신 안테나 개수, 수신 안테나 개수 간의 특별한 제약 조건을 만족하는 경우, 제안하는 기법은 낮은 SNR에서 기존 기법보다 우수한 SINR 성능을 나타낸다는 것을 보였다. 또한, 특별한 제약 조건을 만족하지 못하는 경우에는, 제안 기법이 모든 SNR 범위에 대해서 기존 기법보다 더 우수한 성능을 나타낸다는 것을 보였다.
적응 횡단선 필터에서 수렴 속도의 개선을 위해 기존의 최소 평균 자승 알고리즘을 확장한 반복적 최소 자승 알고리즘의 탭 가중치 갱신 메커니즘에 재순환 데이터 버퍼를 이용함으로서 수렴특성을 개선시키는 효율적인 기법을 제시하였다. 본 논문은 기존의 적응 횡단선 필터에 데이터 재순환 버퍼 구조를 제안하여 새로운 RLS 탭 가중치 갱신 알고리즘을 유도하여 조화 평균 학습 곡선의 평균 자승 에러 값에 대한 반복수에 대해서 데이터 재순환 버퍼를 사용한 학습 곡선의 수렴 속도가 버퍼가 없는 경우의 재순환 버퍼 RLS 알고리즘의 수렴 속도보다 비례하여 빠르게 수렴한다는 것을 수학적인 연산을 통해 증명하였다. 채널 진폭의 왜곡의 정도와 재순환 데이터 버퍼 수에 따른 평균 자승 에러에 대한 삼차원 시뮬레이션 결과로부터 고유치 확산이 증가함에 따라 특정 값에 수렴하기 위한 요구된 샘플의 반복수가 비례하여 증가하였으며, 재순환 데이터 버퍼 수 B가 증가함에 따라 요구된 샘플의 반복수가 B배만큼 감소함으로서 제안된 구조에서 RLS 가중치 갱신 알고리즘의 수렴특성이 개선됨을 입증하였다.
본 논문에서는 하드웨어 효율이 100%가 되는 2차원 이산 웨이블렛 변환 필터 구조를 제안한다. 전체 구조는 두 채널 QMF PR Lattice 필터로 구성된 1차원 DWT 필터 4개로 구성되었다. 1 레벨부터 J 레벨까지 순차적으로 수행함으로써 메모리 사용을 최소화 하면서도 하드웨어 효율이 100%가 되도록 설계하였으며 필터 입력 데이터를 구성해주는 DFC구조와 DCU구조를 제안하였다. 인접한 4개의 데이터를 동시에 입력 받아 처리함으로써 동시에 행방향과 열방향 DWT를 수행하므로 $N{\times}N$ 이미지를 처리하는데 $N^2(1-2^{-2J})/3$ 사이클이 소요되며 이 때 필요한 저장공간은 약 2MN-3N이다. 기존의 2D DWT 구조와 비교해 보았을 때 하드웨어 효율과 동작 속도가 향상되었으며 두 개의 1D DWT를 직렬로 연결하므로 임계경로를 감소시키기 위해서 최대 4 단까지 파이프라인을 적용하여 임계경로를 향상시킬 수 있다. 제안된 구조는 VerilogHDL로 모델링되고 동부아남 $0.18{\mu}m$ 표준셀로 합성되어 검증되었다.
본 논문에서는 Band-III 지상파 디지털 멀티미디어 방송 수신용 저전력 CMOS RF 튜너 칩에 대해 기술한다. 제안된 RF 튜너 칩은 저전력의 소형 휴대단말기 개발에 적합한 Low-IF 수신 구조로 설계되었으며, 174~240 MHz의 RF 방송 신호를 수신하여 1.536 MHz 대역폭의 2.048 MHz IF 신호를 출력한다. RF 튜너 칩은 저잡음 증폭기, 이미지 신호 제거 믹스, 채널 필터, LC-VCO, PLL과 Band-gap 기준 전압 생성기 등의 모든 수신부 기능 블록들을 포함하고 있으며, 0.18 um RF CMOS 기술을 이용하여 단일 칩으로 제작되었다. 또한 전력 소모를 줄이기 위한 4단계 이득 가변이 가능한 저잡음 증폭기를 제안하였으며, Schmoock's 선형화 기법과 Current bleeding 회로 등을 이용하여 수신 성능을 개선하였다. 제작된 RF 튜너 칩의 이득 제어 범위는 -25~+88 dB, 잡음 특성(NF)은 Band-III 전체 대역에서 약 4.02~5.13 dB, 선형 특성(IIP3)은 약 +2.3 dBm 그리고 이미지 신호 제거비는 최대 63.4 dB로 측정되었다. 총 전력 소모는 1.8 V 단일 전원에서 약 54 mW로 우수하며, 칩 면적은 약 $3.0{\times}2.5mm^2$이다.
본 논문에서는 JPEG2000을 위한 새로운 리프팅 구조를 제안하고 ASIC으로 구현하였다. 동일한 구조의 반복적인 연산을 통해서 수행되는 리프팅의 특성을 이용하여 단위 연산을 수행할 수 있는 셀을 제안하고 이를 확장하여 전체 리프팅을 재구성하였다. 먼저, 리프팅 연산의 동작 순서를 분석하고 하드웨어의 구현을 고려한 인과성을 부여한 후 단위 셀을 최적화하였다. 제안한 셀의 단순한 확장을 통해서 리프팅 커널을 구성하고, 이를 이용하여 Motion JPEG2000을 위한 리프팅 프로세서를 구현하였다. 구현한 리프팅 커널은 최대 $1024{\times}1024$ 크기의 타일(Tile)을 수용할 수 있고, (9,7)필터를 이용한 손실압축과 (5,3)필터를 이용한 무손실압축을 모두 지원한다. 또한 입력 데이터율과 동일한 출력율을 가지고, 일정 대기지연 시간이후 4가지 부대역(LL, LH, HL, HH)의 웨이블릿 계수들을 연속적으로 동시에 출력할 수 있다. 구현한 리프팅 프로세서는 SAMSUNG의 $0.35{\mu}m$ CMOS 라이브러리를 이용하여 ASIC 과정을 거쳤다. 약 9만개의 게이트를 사용하고, 곱셈기로 사용된 매크로 셀에 따라 차이는 있지만 약 150MHz 이상의 속도에서 안정적으로 동작이 가능하였다. 최종적으로 기존의 연구 및 상용 IP와의 비교에서도 종합적으로 우수한 성능을 보이는 것을 확인할 수 있었다.
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[게시일 2004년 10월 1일]
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