• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2008년도 International Meeting on Information Display
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• pp.620-621
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• 2008

Transparent electronics has been one of the key terminologies forecasting the ubiquitous technology era. Several researchers have thus extensively developed transparent oxide-based thin-film transistors (TFTs) on glass and plastic substrates although in general high voltage operating devices have been mainly studied considering transparent display drivers. However, low voltage operating oxide TFTs with transparent electrodes are very necessary if we are aiming at logic circuit applications, for which transparent complementary or one-type channel inverters are required. The most effective and low power consuming inverter should be a form of complementary p-channel and n-channel transistors but real application of those complementary TFT inverters also requires electrical- and even photo-stabilities. Since p-type oxide TFTs have not been developed yet, we previously adopted organic pentacene TFTs for the p-channel while ZnO TFTs were chosen for n-channel on sputter-deposited $AlO_x$ film. As a result, decent inverting behavior was achieved but some electrical gate instability was unavoidable at the ZnO/$AlO_x$ channel interface. Here, considering such gate instability issues we have designed a unique transparent complementary TFT (CTFTs) inverter structure with top n-ZnO channel and bottom p-pentacene channel based on 12 nm-thin nano-oxide/self assembled monolayer laminated dielectric, which has a large dielectric strength comparable to that of thin film amorphous $Al_2O_3$. Our transparent CTFT inverter well operate under 3 V, demonstrating a maximum voltage gain of ~20, good electrical and even photoelectric stabilities. The device transmittance was over 60 % and this type of transparent inverter has never been reported, to the best of our limited knowledge.

• 대한전자공학회논문지SD
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• 제48권8호
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• pp.10-17
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• 2011

휴대용 전자 기기 수요가 증가하면서 저전력 회로에 대한 관심이 커지고 있다. 이와 더불어 프로세서 데이터 패스의 폭이 넓어지고, 파이프라인의 단계가 많아짐에 따라, 사용되는 플립플롭의 수가 증가하였다. 그로 인해 플립플롭의 전력 소모 및 성능이 전체 시스템에 미치는 영향이 커졌다. 또한, 반도체 공정 스케일이 점점 줄면서, 공급 전압과 문턱 전압이 감소되었고 이로 인해 노이즈가 회로에 미치는 영향이 커지고 있다. 본 논문에서는 노이즈 면역을 향상시키면서도 저전력 시스템에 사용할 수 있는 플립플롭을 제안하고자 한다. 제안한 회로는 1.2V에서 동작하는 65nm CMOS 공정으로 구현하였다.

• 한국전자통신학회논문지
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• 제11권2호
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• pp.179-184
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• 2016

본 연구를 통해 개발된 전기부하시험장치는 상용전원이 필요한 피시험장치(변압기, 정류기, 전압조정기, 인버터 등)와 상용전원이 불필요한 독립형 피시험장치(동력발전기, 풍력발전장치, 태양광발전장치, 하이브리드발전 장치, 배터리 등)에 대하여 정격용량시험이나 가변부하시험을 능동적으로 정밀하게 제어하면서도 시험 중에 사용되는 전기에너지를 소비하지 않고 전원변환장치를 통하여 계통선으로 전달하도록 설계되었다. 동기식 pwm 인버터회로를 상용전원과 연결시켜서 시험에 사용되는 전력을 계통선으로 귀환되도록 설계되었으며, 종전의 수동식 전기저항체를 사용한 전기부하시험장치에 비해 93.4% 정도의 전력을 소모하지 않고도 피시험체에 대한 시험이 가능하도록 하였다.

• Composites Research
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• 제24권1호
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• pp.37-44
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• 2011

본 연구에서는 최적화 알고리즘 중 하나인 PSO기법을 이용하여 주파수 선택적 표면을 설계하였으며, 설계된 주파수 선택구조를 적용한 하이브리드 레이돔의 잔류응력을 예측하였다. 주파수 선택 구조로서 Square Loop의 등가회로모델에 PSO를 적용하여, K-band(23GHz)에서 차단특성을 갖는 최적의 설계값을 구하였다. 또한 FSS와 복합재료의 하이브리드 레이돔을 제작할 때 발생하는 잔류응력의 효과가 클 경우 구조적 안정성이 떨어질 뿐만 아니라 층간분리가 발생하여 FSS의 전파투과특성에 영향을 미칠 수 있으므로, 하이브리드 레이돔의 제작 시에 동시경화 후 상온으로 냉각되는 과정에서 발생하는 잔류 열응력에 대하여 예측하였으며, FSS패턴과 복합재료의 적층각 변화에 따른 영향을 비교하였다.

• 대한전자공학회논문지TC
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• 제41권12호
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• pp.115-124
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• 2004

본 논문에서는 마이크로스트립 전송선로에 주기적으로 계단형 스터브를 부가하여 물리적 길이를 소형화시킨 마이크로스트립 전송선로를 나타내었다. 주기적인 계단형 스터브는 quasi-static analysis와 전송선 이론을 바탕으로 한 등가모델로 병렬로 부가된 커패시턴스 역할을 함을 보였으며, 기존의 일반 스터브를 이용한 경우보다 짧은 길이의 스터브로 높은 커패시턴스 부가 효과를 얻을 수 있음을 보였다. 그리고 이러한 선로를 이용하여 소형화된 branch-line 결합기와 rat-race결합기를 설계하였다. 1.8 ㎓에서 구현된 각각의 결합기는 677 ㎟, 913 ㎟으로 일반적인 결합기에 비해 그 크기가 62%, 45%로 다른 소자의 부가 없이 단지 전송선로의 변형만을 통해 매우 효과적으로 축소되었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권6호
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• pp.685-694
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• 2015

In this paper, a new dynamic reference scheme is proposed to improve the read voltage margin better than the previous static reference scheme. The proposed dynamic reference scheme can be helpful in compensating not only the background pattern dependence but also the cell position dependence. The proposed dynamic reference is verified by simulating the CMOS-memristor hybrid circuit using the practical CMOS SPICE and memristor Verilog-A models. In the simulation, the percentage read voltage margin is compared between the previous static reference scheme and the new dynamic reference scheme. Assuming that the critical percentage of read voltage margin is 5%, the memristor array size with the dynamic scheme can be larger by 60%, compared to the array size with the static one. In addition, for the array size of $64{\times}64$, the interconnect resistance in the array with the dynamic scheme can be increased by 30% than the static reference one. For the array size of $128{\times}128$, the interconnect resistance with the proposed scheme can be improved by 38% than the previous static one, allowing more margin on the variation of interconnect resistance.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.479-479
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• 2011

Flexible inverters based on complementary thin-film transistor (CTFTs) are important because they have low power consumption and other advantages over single type TFT inverters. In addition, integrated CTFTs in flexible electronic circuits on low-cost, large area and mechanically flexible substrates have potentials in various applications such as radio-frequency identification tags (RFIDs), sensors, and backplanes for flexible displays. In this work, we introduce flexible complementary inverters using pentacene and amorphous indium gallium zinc oxide (IGZO) for the p-channel and n-channel, respectively. The CTFTs were fabricated on polyimide (PI) substrate. Firstly, a thin poly-4-vinyl phenol (PVP) layer was spin coated on PI substrate to make a smooth surface with rms surface roughness of 0.3 nm, which was required to grow high quality IGZO layers. Then, Ni gate electrode was deposited on the PVP layer by e-beam evaporator. 400-nm-thick PVP and 20-nm-thick ALD Al2O3 dielectric was deposited in sequence as a double gate dielectric layer for high flexibility and low leakage current. Then, IGZO and pentacene semiconductor layers were deposited by rf sputter and thermal evaporator, respectively, using shadow masks. Finally, Al and Au source/drain electrodes of 70 nm were respectively deposited on each semiconductor layer using shadow masks by thermal evaporator. Basic electrical characteristics of individual transistors and the whole CTFTs were measured by a semiconductor parameter analyzer (HP4145B, Agilent Technologies) at room temperature in the dark. Performance of those devices then was measured under static and dynamic mechanical deformation. Effects of cyclic bending were also examined. The voltage transfer characteristics (Vout- Vin) and voltage gain (-dVout/dVin) of flexible inverter circuit were analyzed and the effects of mechanical bending will be discussed in detail.

• 센서학회지
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• 제5권1호
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• pp.43-50
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• 1996

본 논문은 $1.5{\mu}m$ n-well CMOS 공정 기술에 의해 제조된 다중 바이오텔레미트리 시스템의 동작 특성을 기술하였다. 이 시스템은 체내에 삽입된 서로 다른 센서로부터 계측한 생체 정보를 무선으로 전송하여 외부에서 수신하는 것으로 8개의 피측정체로부터 선택된 7개의 생체 신호를 연속적으로 체외로 전송 한다. FM송신기와 센서 인터페이스 회로를 제외한 체내 삽입 시스템은 $4{\times}4mm^{2}$의 크기로 집적화 하였고, 집적 화한 IC는 $3{\times}3{\times}2.5cm$의 하이브리드 패키지에 수용하였다. 이 시스템의 특징은 8개의 피측정체중에서 임의의 피측정체를 선택할 수 있을 뿐 아니라, 외부 시스템의 커맨드 신호와 선택 신호에 의해 체내 삽입된 전원의 ON/OFF가 가능하다. 이와 같은 전원의 간헐적 동작으로 커맨드 수신기 자체의 소비 전력도 줄일 수 있다. 현재 국내에서 개발되고 있는 각종센서를 이 시스템과 결합해서 삽입하면 혈압 ECG, EMG, 체온 등의 생체정보를 측정하고 분석하는데 매우 편리할 것으로 기대한다.

• 한국전자파학회논문지
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• 제14권8호
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• pp.809-815
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• 2003

OFDM/FH 시스템 등 고속 호핑을 요구하는 통신 시스템에서는 빠른 스위칭 속도와 낮은 위상잡음을 갖는 주파수 합성기가 필요하다. 본 논문에서는 기존의 PLL 주파수 합성기와 DH-PLL 주파수 합성기의 위상잡음과 스위칭 속도를 비교하고, OFDM/FH 시스템에 미치는 영향을 분석하였다. DH-PLL 주파수 합성기는 기존의 PLL 주파수 합성기에 비해 회로의 복잡도와 많은 전력 소모를 갖지만, 빠른 스위칭 속도를 갖고 있다. 일정한 루프필터 대역 하에서 위상잡음과 스위칭 속도가 반비례 관계를 갖고 있는 기존의 PLL 주파수 합성기와는 달리 DH-PLL 주파수 합성기는 매우 빠른 스위칭 속도와 낮은 위상잡음을 동시에 얻을 수 있다. 결과적으로 동일한 호핑 속도 요구를 만족해야 하는 경우 DH-PLL 주파수 합성기는 기존의 PLL 주파수 합성기보다 더 빠른 스위칭 속도와 더 적은 SNS손실을 얻을 수 있어 OFDM/FH 시스템 성능을 향상시킬 수 있다.

• 한국전자파학회논문지
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• 제22권4호
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• pp.440-446
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• 2011

본 논문에서는 레이더 시스템에 적용이 가능한 50 W 출력을 가지는 X-대역 pulsed SSPA(Solid State Power Amplifier)를 설계 및 제작하였다. SSPA를 펄스 모드로 동작시키는 방법으로 펄스 변조 방법과 전원 스위칭 방법을 혼용한 방법을 제안하였다. SSPA는 구동 증폭기, 고출력 증폭기, 펄스 변조기로 구성되며, 충분한 이득과 출력 크기를 얻기 위해 25 W GaAs FET 4개를 병렬 구조로 구성하였다. 측정 결과 1.12 GHz 대역폭에서 출력 50 W, 이득 44.2 dB의 성능을 가졌다. 또한, pulse droop은 1 dB 이하로 설계 목표를 만족하였으며, 12.45 ns 이하의 상승/하강 시간을 가졌다. 제작된 X-대역 pulsed SSPA 크기는 $150{\times}105{\times}30\;mm^3$로 매우 작은 크기를 가졌다.