• 대한전기학회논문지:시스템및제어부문D
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• 제54권12호
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• pp.723-731
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• 2005

The $4{\times}4$ homogeneous transformation matrix is a compact representation of orientation and position of an object in robotics and computer graphics. A coordinate transformation is accomplished through the successive multiplications of homogeneous matrices, each of which represents the orientation and position of each corresponding link. Thus, for real time control applications in robotics or animation in computer graphics, the fast multiplication of homogeneous matrices is quite demanding. In this paper, a parallel-architecture vector processor is designed for this purpose. The processor has several key features. For the accuracy of computation for real application, the operands of the processors are floating point numbers based on the IEEE Standard 754. For the parallelism and reduction of hardware redundancy, the processor takes column vectors of homogeneous matrices as multiplication unit. To further improve the throughput, the processor structure and its control is based on a pipe-lined structure. Since the designed processor can be used as a special purpose coprocessor in robotics and computer graphics, additionally to special matrix/matrix or matrix/vector multiplication, several other useful instructions for various transformation algorithms are included for wide application of the new design. The suggested instruction set will serve as standard in future processor design for Robotics and Computer Graphics. The design is verified using FPGA implementation. Also a comparative performance improvement of the proposed design is studied compared to a uni-processor approach for possibilities of its real time application.

• Journal of Electrical Engineering and Technology
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• 제7권3호
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• pp.411-419
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• 2012

This paper proposes a new FDI(Fault Detection and Isolation) method, which is called EPSA(Extended Parity Space Approach). This method is particularly suitable for fault detection and isolation of the system with one faulty sensor or two faulty sensors. In the system with two faulty sensors, the fault detection and isolation probability may be decreased when two faults are occurred between the sensors related to the large fault direction angle. Nonetheless, the previously suggested FDI methods to treat the two-faults problem do not consider the effect of the large fault direction angle. In order to solve this problem, this paper analyzes the effect of the large fault direction angle and proposes how to increase the fault detection and isolation probability. For the increase the detection probability, this paper additionally considers the fault type that is not detected because of the cancellation of the fault biases by the large fault direction angle. Also for the increase the isolation probability, this paper suggests the additional isolation procedure in case of two-faults. EPSA helps that the user can know the exact fault situation. The proposed FDI method is verified through Monte Carlo simulation.

• 대한전자공학회논문지TC
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• 제41권9호
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• pp.39-45
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• 2004

순차적인 관찰값을 바탕으로 하고 신호검출에 소요되는 시간이 고정된 신호검출기의 제작에 관한 방법을 제안하며 이는 하드웨어의 복잡도를 감소시키는 장점이 있다. 제안된 방법은 Voronoi 다이어그램과 Delaunay 분할을 사용한다. 제안된 신호검출기 제작은 또한 고정 지연 트리 검색 검출 (FDTS) 방법에 기반을 둔다. FDTS 는 효율적인 순차적 신호검출 알고리즘이며 심볼간 간섭이 존재하는 채널에서 결정 궤환 등화기법 (DFE)과 결합하여 최적화에 근접한 성능을 보인다. 이러한 접근방법에서는 Voronoi 다이어그램 혹은 등가적으로 Delaunay 분할에 포함된 정보를 활용하여 다차원 유클리드 공간에서의 상대적인 관찰값의 위치를 계산하며 이러한 방법이 효율적인 계산을 유도하는 신호검출기의 제작에 이용된다.

• 대한전자공학회논문지SP
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• 제38권3호
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• pp.258-268
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• 2001

정보량이 많은 고화질의 동영상을 실시간으로 전송하기 위하여 압축 알고리즘을 필수적으로 사용하고 있으며, 시간적 중복성을 제거하는 동영상의 압축방법은 움직임 추정 알고리즘을 사용한다. 본 연구에서 설계하고자 하는 움직임 추정기는 블록정합 알고리즘이며, MPEG 부호기에서 사용되는 DCT 연산 결과인 DC 값을 이용하여 화면의 밝기를 판단한다. 움직임 추정기는 휘도 신호 8비트 모두를 사용하지 않고, 화면 밝기에 따른 비트 플레인(bit plane)에서 3비트만 선택하는 비교선택기를 이용한다. 본 연구에서 제안한 비교 선택기는 I-Picture만을 계산한다. I-Picture에 의해 계산된 선택 비트는 I, P와 B Picture의 움직임 추정 연산에 사용함으로서 움직임 추정기의 크기를 줄일 수 있는 구조를 제안하였다. 제안된 움직임 추정기의 고찰을 위하여 실험에 사용된 표준 동영상의 해상도는 352×288이며, DCT 연산의 처리 블록은 8×8이며, 탐색 영역은 23×23이다. 제안된 알고리즘은 C언어로 모델링하였으며, 기존 완전탐색방법과 PSNR을 비교한 결과 사람의 시각으로 거의 구별할 수 없는 작은 차이(0～0.83dB)가 나타남을 알 수 있었다. 본 연구에서 제안한 움직임 추정기의 하드웨어 크기는 기존 구조Ⅰ보다 38.3％, 기존 구조Ⅱ보다 30.7％ 줄일 수 있었고, 메모리 크기는 기존 구조Ⅰ,Ⅱ보다 31.3％ 줄일 수 있었다.

• 한국정보통신학회논문지
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• 제17권5호
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• pp.1203-1212
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• 2013

본 논문에서는 HEVC 복호기내 화면내 예측의 연산 복잡도를 감소시키기 위해 공유 연산기, 공통 연산기, 고속 smoothing 결정 알고리즘, 고속 필터계수 생성 알고리즘을 적용한 하드웨어 구조를 제안한다. 공유 연산기는 공통수식을 공유하여 smoothing 과정의 연산 중복성을 제거하고, DC모드의 평균값을 미리 계산하여 수행 사이클 수를 감소시킨다. 공통 연산기는 모든 예측모드의 예측픽셀 생성과 필터링 과정을 하나의 연산기로 처리하기 때문에 연산기의 개수를 감소시킨다. 고속 smoothing 결정 알고리즘은 비트 비교기만을 사용하고, 고속 필터계수 생성 알고리즘은 곱셈연산 대신 LUT를 사용하여 연산 개수, 하드웨어 면적과 처리 시간을 감소시킨다. 또한 제안하는 구조는 2개의 공유 연산기와 8개의 공통 연산기를 사용하여 병렬처리함으로써 화면내 예측의 수행 사이클 수를 감소시킨다. 제안하는 구조를 TSMC 0.13um CMOS 공정 라이브러리를 이용하여 합성한 결과 게이트 수는 40.5k, 최대 동작 주파수는 164MHz이다. HEVC 참조 소프트웨어 HM 7.1에서 추출한 데이터를 이용하여 성능을 측정한 결과 제안하는 구조의 수행 사이클 수가 기존 구조 대비 93.7% 감소하였다.

• Journal of information and communication convergence engineering
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• 제10권1호
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• pp.85-90
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• 2012

A 40-MS/sec 10-bit pipelined analog to digital converter (ADC) with a 1.2 Vpp differential input signal is proposed. The implemented pipelined ADC consists of eight stages of 1.5 bit/stage, one stage of 2 bit/stage, a digital error correction block, band-gap reference circuit & reference driver, and clock generator. The 1.5 bit/stage consists of a sub-ADC, digital to analog (DAC), and gain stage, and the 2.0 bit/stage consists of only a 2-bit sub-ADC. A bootstrapped switch with a constant resistance is proposed to improve the linearity of the input switch. It reduces the maximum VGS variation of the conventional bootstrapped switch by 67%. The proposed bootstrapped switch is used in the first 1.5 bit/stage instead of a sample-hold amplifier (SHA). This results in the reduction of the hardware and power consumption. It also increases the input bandwidth and dynamic performance. A reference voltage for the ADC is driven by using an on-chip reference driver without an external reference. A digital error correction with a redundancy is also used to compensate for analog noise such as an input offset voltage of a comparator and a gain error of a gain stage. The proposed pipelined ADC is implemented by using a 0.18-${\mu}m$ 1- poly 5-metal CMOS process with a 1.8 V supply. The total area including a power decoupling capacitor and the power consumption are 0.95 $mm^2$ and 51.5 mW, respectively. The signal-to-noise and distortion ratio (SNDR) is 56.15 dB at the Nyquist frequency, resulting in an effective number of bits (ENOB) of 9.03 bits.

• 한국통신학회논문지
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• 제37B권9호
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• pp.795-805
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• 2012

본 논문에서는 분산 메모리 아키텍처를 사용하는 멀티프로세서에서 가장 병목 현상이 심한 집합통신 중 브로드캐스트를 위한 알고리즘 및 하드웨어 구조를 제안한다. 기존 시스템의 파이프라인 브로드캐스트 알고리즘은 전송 대역폭을 최대로 활용하는 알고리즘 이다. 하지만 파이프라인 브로드캐스트는 데이터를 여러 조각으로 나누어서 전송하기 때문에, 불필요한 동기화 과정이 반복된다. 본 논문에서는 동기화 과정의 중복이 없는 서킷 스위칭 기반의 파이프라인 체인 알고리즘을 위한 MPI 유닛을 설계하였고, 이를 systemC를 통하여 모델링하여 평가하였다. 그 결과 파이프라인 브로드캐스트 알고리즘과 비교하여 브로드캐스트 통신의 성능을 최대 3.3배 향상 시켰고, 이는 통신 버스의 전송대역폭을 거의 최대로 사용하였다. 그 후 verilogHDL로 하드웨어를 설계하였고, Synopsys사의 Design Compiler를 사용하여 TSMC 0.18 공정 라이브러리에서 합성하였으며 칩으로 제작하였다. 합성결과 제안하는 구조를 위한 하드웨어는 4,700 게이트(2-input NAND gate) 면적으로, 전체 면적에서 2.4%을 차지하였다. 이는 제안하는 구조가 작은 면적으로 MPSoC의 전체적인 성능을 높이는데 유용하다.

• 전자공학회논문지SC
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• 제46권4호
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• pp.17-22
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• 2009

FlexRay는 차량의 성능향상과 많은 전자제어 유닛으로 인해 발생하는 배선 및 성능저하를 개선하기 위한 고성능 통신 시스템 네트워크의 표준이다. 최대 10Mbps의 데이터 전송 속도를 가지며 2개의 채널을 통해 동시에 전송할 수 있다. FlexRay 시스템을 하드웨어로 구현하기 위해 SDL로 설계된 결과를 토대로 Verilog HDL을 이용하여 설계하였고, Magna/Hynix 0.18 um 공정을 이용해 Synopsys Design Compiler를 사용해 합성하였다. FlexRay 시스템에서 여러 노드 사이의 통신 제어를 위해 active star와 passive star가 사용되는데 active star는 최대 10Mbps의 빠른 데이터 전송에 주로 쓰인다. 본 논문에서는 active star를 이용한 FlexRay 네트워크를 구현하기 위해 설계한 FlexRay 시스템 외에 active star를 제어하기 위한 별도의 controller를 구현하였고 하나의 송신노드에 두 개의 수신노드를 연결하여 각각의 수신노드에 다른 프레임 메시지를 전송하는 실험을 통하여 올바른 동작이 이뤄짐을 확인하였다.

• 한국통신학회논문지
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• 제35권11C호
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• pp.889-895
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• 2010

통신시스템에서 다수의 안테나를 이용하는 MIMO 기술이 활발히 연구 중에 있다. 그러나 많은 무선 통신기기들은 사이즈, 비용, 하드웨어의 복잡성으로 인하여 적용 가능한 안테나의 수에 제약을 가진다. 따라서 본 논문에서는 MIMO 기술의 장점을 가지면서 새로운 기술로 각광받고 있는 협력통신 시스템을 이용하여 cross-layer 부호기법을 이용한 H-ARQ 기반의 협력통신 시스템을 제안하였다. 본 논문에서 제안하는 협력통신 시스템은 수신 신호의 복호가 완벽할 시에는 ACK 신호를 소스 노드와 릴레이 노드로 전송하여 다음 신호를 요청한다. 만약 복호 후 오류가 있을 시에는 NACK 신호를 전송하여 릴레이 노드에서 생성되어진 새로운 패킷을 요청하여 복호를 하게된다. 제안하는 협력통신 시스템은 일반적인 1:1 통신 시스템보다 신뢰도와 전송효율이 더 좋음을 시뮬레이션을 통하여 확인하였다.

• 한국시뮬레이션학회논문지
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• 제18권4호
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• pp.67-79
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• 2009

자동차 제조 기업은 생산되는 제품 수명 주기가 짧기 때문에, 공정계획 및 라인 변경이 빈번히 일어난다. 따라서 새로운 공정을 계획하는 경우보다 기존 공정계획을 바탕으로 라인의 설비를 재배치하거나, 제어정보를 수정하는 경우가 많다. 하지만 생산라인의 제어 정보를 기술하는 표준 방법론이 없기 때문에 기존 공정의 정보를 해석하고 수정하는데 많은 노력이 요구된다. 따라서 본 논문에서는 자동화 생산라인에서 일반적으로 사용할 수 있는 제어레벨 공정 모델링 방법론(SOS-Net)을 제안하고자 한다. 제안된 방법론은 실제 현장라인과 동일한 Low Level의 정보들을 체계적으로 표현함으로써 모델링 결과가 현업에 직접 사용될 수 있도록 고려하였다. 본 논문에서 제안하는 SOS-Net은 쉽게 작성할 수 있으며, 기존의 High Level 모델링 방법들이 갖는 한계점을 극복하고, 현업에서 사용할 수 있는 FB(Function Block) 제어 코드를 생성하는 것을 목적으로 한다.