• 대한전자공학회논문지SD
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• 제46권12호
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• pp.50-57
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• 2009

본 논문에서는 H.264/AVC 영상 압축 기술에서 영상데이터의 통계적 중복성을 제거하기 위한 CAVLC의 하드웨어 복호기 구조를 제안한다. 기존의 CAVLC 하드웨어 복호기는 4단계에 걸쳐 5가지 코드를 복호한다. 복호과정에서 각 단계 전환시 불필요한 유휴 사이클이 포함되어 복호기의 성능을 저하시키고 또한 가변길이의 코드 복호과정 중 유효비트길이 계산 과정에서도 불필요한 유휴 사이클을 포함한다. 본 논문에서는 이러한 유휴 사이클을 효과적으로 제거하기 위한 하드웨어 구조를 제안한다. 첫 번째로 복호된 코드를 저장하는 불필요한 버퍼를 제거하여 파이프라인 구조를 효율적으로 개선하고 두 번째로 유효비트길이를 계산하는 과정에서 연산 및 제어를 단순화하는 쉬프터 구조를 제안한다. 제안된 방법을 적용한 결과 하나의 매크로 블록을 처리하는데 평균적으로 89사이클만을 소모한다. 기존 방식에 비하여 29% 가량 성능이 향상됨을 확인하였다. 제안된 구조를 0.18um CMOS 공정을 적용하여 합성하였을 경우 최대 동작 주파수는 140Mhz이며 게이트 크기는 11.5K이다. 기존 방식에 비해 사이클 수는 적게 소모하면서도 적은 회로 사이즈를 구현하여 저전력 동작이 가능하다.

• 한국항공우주학회지
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• 제41권10호
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• pp.805-812
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• 2013

스마트무인기의 비행제어컴퓨터는 탑재장비와의 입/출력 신호처리, 비행제어법칙 연산 그리고 고장진단 및 이중화 기능 등이 구현된 비행운용프로그램이 탑재되어 있다. 비행운용프로그램은 PowerPC 755 프로세서와 VxWorks 5.5 실시간운영체제 환경에서 개발되었다. 비행운용프로그램은 메모리 참조 모듈, 탑재장비 입/출력 신호처리 모듈 그리고 비행제어법칙 모듈로 구성되었고 각각의 모듈은 계층 구조로 설계되었다. 메모리 참조 모듈과 신호처리 모듈은 벤치 테스트를 통해 검증되었고, 비행제어법칙 모듈은 시뮬레이션 시험, 지상통합시험, 안전줄 시험 그리고 비행시험을 통해 검증되었다. 본 논문에서는 비행운용프로그램의 개발환경, 소프트웨어 구조 그리고 검증 및 관리방법에 대해서 기술하였다.

• Journal of Power Electronics
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• 제15권1호
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• pp.146-159
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• 2015

Since the power capacity needed for the propulsion of large ships is very large, a multiphase AC induction propulsion mode is generally adopted to meet the higher requirements of reliability, redundancy and maintainability. This paper gives a detailed description of the development of a 20MW fifteen-phase PWM driver for advanced fifteen-phase propulsion induction motors with a special third-harmonic injection in terms of the main circuit hardware, control system design, experiments, etc. The adoption of the modular design method for the main circuit hardware design can make the enclosed mechanical structure simple and maintainable. It can also avoid the larger switch stresses caused by the multiple turn on of the IGBTs in conventional large-capacity converter systems. The use of the distributed controller design method based on a high-speed fiber-optic ring net for the control system can overcome such disadvantages as the poor reliability and long maintenance times arising from the conventional centralized controller which is designed according to point-to-point communication. Finally, the performance of the 20MW PWM driver is verified by experimentation on a new fifteen-phase induction propulsion motor.

• 한국위성정보통신학회논문지
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• 제7권2호
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• pp.80-86
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• 2012

기존 하드웨어 기반의 소프트웨어 검증 플랫폼이 가지는 제한 조건을 해결하는 방안으로 위성 개발 초기부터 소프트웨어 기반의 위성 시뮬레이터 개발이 함께 시작되며, 위성 시뮬레이터를 활용할 경우 탑재소프트웨어 개발이 지속적으로 이루어 질 수 있는 큰 장점을 가지게 된다. 위성 시뮬레이터는 탑재컴퓨터, 위성의 전자장비 그리고 탑재체까지 모두 모사해주며 소프트웨어 개발자들이 사용할 수 있도록 쉽게 복제, 배포가 가능하며 위성 하드웨어 형상이 변경되더라도 적용 및 변경이 용이하다. 그리고 실제 하드웨어에서 동작하는 탑재소프트웨어를 별도의 수정 없이 로딩할 수 있으며, 개발자를 위한 디버깅 채널과 테스트 환경을 제공하며 실제 수행시간 보다 빠르게 가속화 할 수 있는 기능을 제공한다. 본 논문에서는 현재 개발 중인 정지궤도복합위성의 특징인 Hot-Standby 잉여구조를 지원하기 위한 위성 시뮬레이터의 구조와 개발방안을 제시하고, 시뮬레이터 기반에서 탑재소프트웨어 개발 및 테스트 방안을 제시한다.

• 전기전자학회논문지
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• 제22권4호
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• pp.896-900
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• 2018

전통적으로 CRC 하드웨어는 선형 되먹임 시프트 레지스터를 이용하여 한 클럭 싸이클 당 하나의 비트를 처리하는 직렬 처리 방식을 사용하였다. 최근 다양한 응용 시스템에서 빠른 데이터 처리를 요구하면서 이를 만족시키기 위하여 다양한 병렬화 기법들이 제안되었고, Look-Ahead 병렬화 기법이 짧은 최대 경로 지연을 가지는 장점 덕분에 가장 널리 적용된다. 하지만 Look-Ahead 병렬 하드웨어의 경우 각 레지스터 값과 입력 데이터의 이동에 대하여 예측을 하여야 하기 때문에 직렬 하드웨어 대비 HDL 코드의 작성이 복잡하다. 따라서 본 논문에서는 다양한 CRC 다항식과 병렬화 계수를 지원할 수 있는 Look-Ahead 기반의 CRC 병렬화 하드웨어 생성기를 제안한다. 생성된 HDL 코드의 합성 결과를 분석함으로써 제안된 생성기의 활용 가능성을 판단한다.

• 전기전자학회논문지
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• 제27권4호
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• pp.683-686
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• 2023

본 논문에서는 차량 전자 시스템에서 소프트 에러와 공통 고장에 대응하기 위해 두 개의 코어를 지연 동작시킨 후 그 결과를 비교하는 D-DCLS(Delayed Dual Core Lock-Step) 프로세서를 설계하였다. D-DCLS는 어느 코어에서 에러가 발생했는지 알 수 없기 때문에 각 코어를 에러가 발생하기 이전 시점으로 되돌려야 하는데 파이프라인 스테이지 상의 모든 중간 계산값을 되돌리기 위해서는 복잡한 하드웨어 수정이 필요하다. 본 논문에서는 이를 쉽게 구현하기 위해 분기 명령어가 실행될 때마다 모든 레지스터 값을 버퍼에 저장해 두었다가 에러가 발생하면 저장된 레지스터 값을 복구한 후 'BX LR' 명령어를 수행하여 해당 분기 시점으로 자동 복구하도록 하였다. 제안하는 D-DCLS 프로세서를 Verilog HDL로 설계하여 에러가 감지되었을 때 자동으로 복구한 후 정상 동작하는 것을 확인하였다.

• 디지털산업정보학회논문지
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• 제11권3호
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• pp.31-43
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• 2015

In this paper, we discuss a code generation technique for custom transport triggered architecture (TTA) from a high-level language structure. This methodology is implemented by using TTA-based Co-design Environment (TCE) tool. The results show how the scheduler exploits instruction level parallelism in the custom target architecture and source program. Thus, the scheduler generates parallel TTA instructions using lower cycle counts than the sequential scheduling algorithm. Moreover, we take Tensilica tool to make a comparison with TCE. Because of the efficiency of TTA, TCE takes less execution cycles compared to Tensilica configurations. Finally, this paper shows that it requires only 7 cycles to generate the parallel TTA instruction set for implementing Cyclic Redundancy Check (CRC) applications as an input design, and presents the code generation technique to move complexity from the processor software to hardware architecture. This method can be applicable lots of channel Codecs like CRC and source Codecs like High Efficiency Video Coding (HEVC).

• Journal of Computing Science and Engineering
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• 제7권3호
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• pp.187-197
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• 2013

Security has long been a challenging problem in wireless networks, mainly due to its broadcast nature of communication. This opens up simple yet effective measures to thwart useful communications between legitimate radios. Spread spectrum technologies, such as direct sequence spread spectrum (DSSS), have been developed as effective countermeasures against, for example, jamming attacks. This paper surveys previous research on securing a DSSS channel even further, using physical layer attributes-keyless DSSS mechanisms, and watermarked DSSS (WDSSS) schemes. The former has been motivated by the fact that it is still an open question to establish and share the secret spread sequence between the transmitter and the receiver without being noticed by adversaries. The basic idea of the latter is to exploit the redundancy inherent in DSSS's spreading process to embed watermark information. It can be considered a counter measure (authentication) for an intelligent attacker who obtains the spread sequence to generate fake messages. This paper also presents and evaluates an adaptive DSSS scheme that takes both jam resistance and communication efficiency into account.

• 전력전자학회논문지
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• 제17권3호
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• pp.266-273
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• 2012

In this paper, the new open fault detection and tolerant operation method for 3 phase PWM rectifier is proposed. When open fault occurred on the inverter switches of 3 Phase PWM rectifier, the DC link voltage ripple is increased because the input current of the faulty phase is distorted. In this case, the quality of electric power would decrease, and the life time of DC link capacitor is decreased. The open fault is detected by a simple MRAS(Model Reference Adaptive System) without additional hardware sensors, and the tolerant operation carried out by turning on the opposite switch of the faulty switch without any redundancy. By the proposed method, the faulty phase input current can be controlled, so that 3-phase input current is balanced relatively under the faulty condition and the voltage ripple of DC link output is reduced. The validity of the proposed technique is proved on the 6kW 3-phase PWM rectifier system by simulation and experiment.

• 대한전기학회논문지:시스템및제어부문D
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• 제54권12호
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• pp.723-731
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• 2005

The $4{\times}4$ homogeneous transformation matrix is a compact representation of orientation and position of an object in robotics and computer graphics. A coordinate transformation is accomplished through the successive multiplications of homogeneous matrices, each of which represents the orientation and position of each corresponding link. Thus, for real time control applications in robotics or animation in computer graphics, the fast multiplication of homogeneous matrices is quite demanding. In this paper, a parallel-architecture vector processor is designed for this purpose. The processor has several key features. For the accuracy of computation for real application, the operands of the processors are floating point numbers based on the IEEE Standard 754. For the parallelism and reduction of hardware redundancy, the processor takes column vectors of homogeneous matrices as multiplication unit. To further improve the throughput, the processor structure and its control is based on a pipe-lined structure. Since the designed processor can be used as a special purpose coprocessor in robotics and computer graphics, additionally to special matrix/matrix or matrix/vector multiplication, several other useful instructions for various transformation algorithms are included for wide application of the new design. The suggested instruction set will serve as standard in future processor design for Robotics and Computer Graphics. The design is verified using FPGA implementation. Also a comparative performance improvement of the proposed design is studied compared to a uni-processor approach for possibilities of its real time application.