• JSTS:Journal of Semiconductor Technology and Science
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• 제4권4호
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• pp.275-279
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• 2004

A new burst mode clock and data recovery circuit is realized that improves the previousldy-known gated-oscilletor technique with half rate clock recovery, The circuit was fabricated with 0.25um CMOS technology, and its functions were confirmed up to 1 Gbps.

• 전기전자학회논문지
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• 제25권4호
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• pp.721-727
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• 2021

본 논문은 게이티드 링 발진기를 이용한 UWB(Ultar-wideband) 임펄스 생성기 구조에 관한 내용이다. 기존 구조에서 필요로 하던 수 GHz의 발진기 및 PLL 회로를 게이티드 링 발진기로 대체하여 회로의 복잡도와 전력 낭비를 줄였다. 제안하는 방식은 링 발진기의 Head switch에 인가되는 Enable 신호의 길이를 조정함으로써 필요한 구간에만 발진기를 동작시키고 임펄스를 생성함으로써 출력 없이 쉬는 시간 동안 낭비되는 전력을 줄였다. 그리고 카운터를 통한 Pulse shaping 방법을 통해 사이드 로브의 발생을 억제하고 주파수 대역 변경을 위해 중심 주파수 변경시 대역폭 변화를 막을 수 있었다. 설계된 UWB 임펄스 생성기는 디지털 비트를 조정함으로써 6.0GHz에서 8.8GHz의 중심 주파수를 변경할 수 있으며 또한 사용 대역폭을 약 1.5GHz로 유지할 수 있음을 검증하였다.

• 대한전자공학회논문지SD
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• 제48권2호
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• pp.7-13
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• 2011

본 논문에서는 디지털 위상고정루프(All-digital PLL)를 구성하는 핵심 블록인 시간-디지털 변환기(Time-to-Digital Converter)를 제안하고 구현하였다. 본 연구에서는 게이티드 링 오실레이터 시간-디지털 변환기(GRO-TDC)의 기본 구조에 버니어 지연단(VDL)을 이용하여 다중 위상을 얻음으로써 보다 높은 해상도를 얻을 수 있는 구조를 제안하였다. 게이티드 링 오실레이터(GRO)는 총 7개의 지연셀을 사용하였고, 버니어 지연단(VDL) 3단을 이용하여 총 21개의 다중 위상을 사용하여 시간-디지털 변환기(TDC)를 설계하였다. 제안한 회로는 $0.13{\mu}m$ 1P-6M CMOS 공정을 사용하여 설계 및 구현하였다. 측정결과, 제안한 시간-디지털 변환기(TDC)의 최대 입력 주파수는 100MHz이고, 해상도는 26ps로 측정되었으며, 출력은 8-비트이며, 검출이 가능한 최대 위상 차이는 5ns의 위상 차이까지 검출이 가능하였다. 전력 소비는 측정된 Enable 신호의 크기에 따라 최소 8.4mW에서 최대 12.7mW로 측정되었다.

• 전자공학회논문지
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• 제50권7호
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• pp.87-95
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• 2013

본 논문에서는 2.5 Gb/s의 입력 데이터율을 가지는 버스트 모드(Burst-mode) 클럭 데이터 복원기(CDR: Clock and Data Recovery)를 제안한다. 제안된 버스트 모드 CDR에서는 입력 데이터율과 클럭 복원기의 개폐 전압제어발진기(GVCO: Gated Voltage Controlled Oscillator) 출력 주파수간의 불일치를 제거하기 위하여 디지털 주파수 보정 기법이 적용되었고, 또한 입력 데이터로 인하여 발생하는 지터(Jitter)를 감소시키기 위하여 지터 제거 기법이 적용되었다. 제안된 버스트 모드 CDR은 0.11 ${\mu}m$ CMOS 공정을 사용하여 설계되었고 루프필터를 제외한 회로 설계 면적은 0.125 $mm^2$이며 전력 소모량은 94.5 mW이다. 포스트 레이아웃 시뮬레이션 결과, 제안된 회로를 통하여 복원된 데이터는 0.1 UI의 입력 지터 인가 시 14 ps의 peak-to-peak 지터를 가지며 최대 허용 CID(Consecutive Identical Digit)는 입력 데이터 지터가 없을 경우 2976 bits를 가진다.