• 디지털융복합연구
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• 제16권12호
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• pp.309-315
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• 2018

방전 현상을 에너지로 이용하여 금속을 가공하는, 특히 초경 및 난삭 소재의 가공과 정밀가공에 효과적인 방전가공 시 빠른 가공속도와 향상된 정밀도 및 면조도를 달성하기 위하여 효율적인 아크의 검출과 제어방법에 대해 연구하였다. 단일 방전 파형을 Td(Time-Delay), Ton(Time-on), Toff(Time-off)의 세 가지 구간으로 나누어 HDL 언어를 이용하여 게이트 제어 타이밍을 시뮬레이션 하고, 실제 방전가공기에 적용하여 파형을 실측하였으며, 비교기 회로를 통한 Td 구간의 샘플링을 통해 서보기구의 동작을 결정함으로써 전극과 가공물 간의 간격 제어와 가공 결과에 미치는 영향을 분석하였다. 분석결과 형성되는 파형의 Td 구간을 보다 정밀하게 고속으로 샘플링하여 이를 토대로 전극과 가공물 간의 gap 제어에 적용하였을 때 보다 향상된 결과를 나타내었다.

• 한국정보통신학회논문지
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• 제24권11호
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• pp.1470-1476
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• 2020

모바일 장치와 IoT의 보안 프로토콜 구현에 적합한 경량 보안 SoC 설계에 대해 기술한다. Cortex-M0을 CPU로 사용하는 보안 SoC에는 타원곡선 암호 (elliptic curve cryptography) 코어, SHA3 해시 코어, ARIA-AES 블록 암호 코어 및 무작위 난수 생성기 (TRNG) 코어 등의 하드웨어 크립토 엔진들이 내장되어 있다. 핵심 연산장치인 ECC 코어는 SEC2에 정의된 20개의 소수체와 이진체 타원곡선을 지원하며, 부분곱 생성 및 가산 연산과 모듈러 축약 연산이 서브 파이프라인 방식으로 동작하는 워드 기반 몽고메리 곱셈기를 기반으로 설계되었다. 보안 SoC를 Cyclone-5 FPGA 디바이스에 구현하고 타원곡선 디지털 서명 프로토콜의 H/W-S/W 통합 검증을 하였다. 65-nm CMOS 셀 라이브러리로 합성된 보안 SoC는 193,312 등가 게이트와 84 kbyte의 메모리로 구현되었다.

• 한국정보통신학회논문지
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• 제24권2호
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• pp.268-275
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• 2020

정보보안 응용에 적합한 self-timed 링 (ring) 기반 TRNG (true random number generator)의 경량 하드웨어 설계에 관해 기술한다. TRNG의 하드웨어 복잡도를 줄이기 위해 피드백 구조의 엔트로피 추출기를 제안하였으며, 이를 통해 링 스테이지 수를 최소화 하였다. 본 논문의 FSTR-TRNG는 동작 주파수와 엔트로피 추출 회로를 고려하여 링 스테이지 수가 11의 배수가 되도록 결정되었으며, 링 발진기가 등간격 모드로 진동할 수 있도록 토큰 (token)과 버블(bubble) 개수의 비를 결정하였다. FSTR-TRNG는 FPGA 디바이스에 구현하여 난수 생성 동작을 검증하였다. Spartan-6 FPGA 디바이스에 구현된 FSTR-TRNG로부터 2,000만 비트의 데이터를 추출하여 NIST SP 800-22에 규정된 통계학적 무작위성 테스트를 수행한 결과, 15개의 테스트가 모두 기준을 만족하는 것으로 확인되었다. Spartan-6 FPGA 디바이스로 합성한 FSTR-TRNG는 46 슬라이스로 구현이 되었으며, 180 nm CMOS 표준셀로 합성하는 경우에는 약 2,500 등가 게이트로 구현되었다.

• 한국정보통신학회논문지
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• 제23권12호
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• pp.1609-1617
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• 2019

ECC (Elliptic Curve Cryptography)와 RSA를 기반으로 하는 다양한 공개키 암호 프로토콜 구현을 지원하는 하드웨어 가속기 설계에 관해 기술한다. NIST 표준으로 정의된 소수체 상의 5가지 타원곡선과 3가지 키길이의 RSA를 지원하며 또한, 4가지 타원곡선 점 연산과 6가지 모듈러 연산을 지원하도록 설계되어 ECC와 RSA 기반 다양한 공개키 암호 프로토콜의 하드웨어 구현에 응용될 수 있다. 저면적 구현을 위해 내부 유한체 연산회로는 32 비트의 데이터 패스로 설계되었으며, 워드 기반 몽고메리 곱셈 알고리듬, 타원곡선 점 연산을 위해서는 자코비안 좌표계, 그리고 모듈러 곱의 역원 연산을 위해서는 페르마 소정리를 적용하였다. 설계된 하드웨어 가속기를 FPGA 디바이스에 구현하여 EC-DH 키교환 프로토콜과 RSA 암호·복호 둥작을 구현하여 하드웨어 동작을 검증하였다. 180-nm CMOS 표준 셀 라이브러리로 합성한 결과, 50 MHz 클록 주파수에서 20,800 등가게이트와 28 kbit의 RAM으로 구현되었으며, Virtex-5 FPGA 디바이스에서 1,503 슬라이스와 2개의 BRAM으로 구현되었다.

• 전기전자학회논문지
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• 제26권2호
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• pp.313-318
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• 2022

피드백 전압 감지 구조는 기존 외부 출력 캐패시터의 제거로 인한 오버슈트 및 언더슈트 현상을 완화하기 위해 제안된다. 기존의 LDO 레귤레이터는 전원 공급 전압의 불균형으로 인해 발생하는 오버슈트 및 언더슈트를 겪는다. 따라서 제안된 LDO는 기존 LDO의 피드백 경로만 유지하면서 새로운 제어 경로를 형성하기 위해 보다 개선된 과도 응답을 갖도록 설계되었다. 새로운 제어 경로는 출력 단계에서 발생하는 오버슈트 및 언더슈트 현상을 감지한다. 이에, 패스 소자의 게이트 노드의 전류를 충방전함으로써 패스 소자의 동작 속도가 향상된다. 피드백 전압 감지 구조가 있는 LDO 레귤레이터는 3.3~4.5V의 입력 전압 범위에서 작동하며 3V의 출력 전압에서 최대 200mA의 부하 전류를 가집니다. 시뮬레이션 결과에 따르면 부하전류가 200mA일 때 언더슈트 조건에서는 73mV, 오버슈트 조건에서는 61mV이다.

• 한국정보통신학회논문지
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• 제25권12호
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• pp.1914-1919
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• 2021

첨단산업의 발전에 따라 영상처리 하드웨어의 연구는 필수적이고, 실제 칩 동작을 위해서는 게이트 수준의 타이밍 검증이 필요하다. 이를 위해 주로 FPGA 기반 검증이 이루어지는데 기존에는 DDR3 메모리 인터페이스를 적용했지만, 최근에는 FPGA 스펙이 향상되면서 DDR4 메모리가 사용된다. 이 때 기존에 사용하던 메모리 인터페이스를 적용하면 CPU와 메모리의 성능 차이에 의한 신호들의 타이밍 불일치가 발생하기 때문에 사용할 수 없다. 본 논문에서는 기존 인터페이스 시스템 FSM의 State 최적화를 통해 문제를 해결하고, 이 과정에서 AXI Data Width 수정을 통해 데이터 읽기 속도를 2배 증가시킨다. 실제 사례 분석을 위해 Xilinx 사의 SoC보드 중 DDR3 메모리를 사용하는 ZC706과 DDR4 메모리를 사용하는 ZCU106을 사용한다.

• 한국정보통신학회논문지
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• 제26권5호
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• pp.682-687
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• 2022

터널링 전계효과 트랜지스터(tunneling field-effect transistor; TFET)로 적층된 3차원 적층형 집적회로(monolithic 3D integrated-circuit; M3DIC)에 대한 연구 결과를 소개한다. TFET는 MOSFET(metal-oxide-semiconductor field-effect transistor)와 달리 소스와 드레인이 비대칭 구조이므로 대칭구조인 MOSFET의 레이아웃과 다르게 설계된다. 비대칭 구조로 인해서 다양한 인버터 구조 및 레이아웃이 가능하고, 그 중에서 최소 금속선 레이어를 가지는 단순한 인버터 구조를 제안한다. 비대칭 구조의 TFET를 순차적으로 적층한 논리 게이트인 NAND 게이트, NOR 게이트 등의 M3DIC의 구조와 레이아웃을 제안된 인버터 구조를 바탕으로 제안한다. 소자와 회로 시뮬레이터를 이용해서 제안된 M3D 논리게이트의 전압전달특성 결과를 조사하고 각 논리 게이트의 동작을 검증한다. M3D 논리 게이트 별 셀 면적은 2차원 평면의 논리게이트에 비해서 약 50% 감소된다.

• 문화기술의 융합
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• 제7권2호
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• pp.351-357
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• 2021

4차 산업혁명의 기술의 패러다임 전환기를 맞이하여 빅데이터 활용방안에 대한 관심이 대두되고 있는 시점에 특히 기업의 무형자산의 비중이 증가함에 따라 특허빅데이터의 활용방안에 대한 관심이 증대되고 있다. 특허 데이터는 정량적인 정보 외에 제목, 초록, 청구항 등의 비정형 텍스트와 인용 및 피인용 관계, 도면, 기술 분류 등 다양한 정보를 포함하고 있어 다양성의 측면에서도 빅데이터로 간주되어 특허 데이터에 대한 체계적인 관리에서부터 처리활용이 중요하다고 판단 된다. 이에 본 연구에서는 혁신특허전략 프레임워크의 체계적인 운영과 함께 기업의 근원적인 경쟁력 강화를 추진하여 강경쟁우위 확보를 추진하고자 특허빅데이터의 활용방안을 A사의 사례를 중심으로 제안하고, 이의 타당성을 검증하고 시사점을 제안하고자 한다. 이를 통해 특허빅데이터의 활용에 대한 인식을 제고하고, 기업의 전사전략, 사업전략, 기능전략과 연계한 특허빅테이터의 활용방안을 제시하고자 한다.

• 한국정보통신학회논문지
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• 제25권7호
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• pp.955-961
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• 2021

현대전에서는 전파를 이용하여 적의 정보를 알아내거나, 적이 탐지하려는 아군 정보를 보호하는 임무를 수행하는 전자전 분야의 중요성이 증가하고 있다. 전자전 분야의 대표적인 전자공격 방법 중 하나인 레이다 재밍기법은 적 레이다를 교란 및 기만하여 아군의 위치 정보가 노출되는 것을 방지한다. 레이다 재밍기법 중 하나인 속도기만 재밍기법은 도플러효과를 이용하여 표적의 속도와 위치를 추적하는 펄스 도플러 레이다를 대상으로 사용된다. 속도기만 재밍기법은 DRFM (Digital Radio Frequency Memory)을 이용하여 수신신호를 주파수 변조해서 송신하는 방법으로 구현할 수 있다. 본 논문은 위상 샘플방식 DRFM을 이용하여 속도기만 재밍기법 중 하나인 VGPO/VGPI 재밍기법을 구현하는 방안을 기술하고, 제작한 보드를 통해서 주입신호 환경 하에서 VGPO/VGPI 재밍기법의 동작을 검증하였다.

• 국제학술발표논문집
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• The 3th International Conference on Construction Engineering and Project Management
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• pp.1278-1282
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• 2009

In apartment type of housing, if resident's vehicle is registered in central control office and RFID TAG is issued, identification can be recognized from the time of entrance into parking lot and intelligent parking guide system can be activated based on the residents' profile. Parking Guide System leads a vehicle to the available parking space which is closest to the entrance gate of the vehicle's owner. And when residents forget where they parked their cars, they can query to the Parking Guide and Management System and get responses about the location. For the correct operation of this system, it is necessary to find out where the residents' cars have parked in real time and which lot is available for parking of other cars. RFID is very fancy solution for this system. RFID reader gathers the ID information in RFID TAGs in parked cars and updates the DB up to date. But, when non-residents' cars are parked inside apartment, RFID reader cannot identify them nor know the exact empty/occupied status of parking spaces because they don't react to RFID reader's query. So for the exact detection of empty/occupied status, we suggest the combined use of ultrasonic sensors and RFID. We designed a tree topology with intermediate data aggregators. The depth of tree is normally more than 3 from root (central office) to leaves (individual parking lots). The depth of 2 in tree topology brings about the bottleneck in communication and maintenance. We also designed the information fields used in RFID networks and Sensor Networks.