• 전자공학회논문지A
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• 제31A권12호
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• pp.16-22
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• 1994

In this paper, transmitter and receiver modules for free space optical interconnection are implemented and characterized. In the transmitter module, bias circuitry which inject current into the direct modulated laser diode is fabricated and in the receiver module, p-i-n diode is integrated with an MMIC amplifying stage. Laser diode has a direct-modulated bandwidth of 2 GHz at 1.4 Ith bias while p-i-n diode and amplifying stage has a bandwidth of 1.3 GHz and 1.5 GHz, repectively. Optical interconnection has a bandwidth of 1.3 GHz and linearly transmit modulated voltage signal up to 1.5 Vp-p. Measured loss of optical interconnection is 5dB which is composed of optoelectronic conversion loss of 15 dB, electrical impedance mismatch loss of 6.7 dB in transmitter module and gain of 18 dB in receiver module. Seperation between transmitter and receiver can be extended up to 50 cm by using a lens.

• 대한전기학회논문지
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• 제37권5호
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• pp.319-326
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• 1988

In the presence of unmodeled dynamics, the robustness of adaptive pole assignment control using new pseudo-plant is presented. The pseudo-plant proposed by Donati et al. is modified as the gain of low pass filter can be set from zero to one. This modified pseudo-plant results in the reduction of modeling error. It is shown that not only this approach is insensitive to input frequency but also it improves the conic condition developed by Ortega et al. which is required to assure stability of adaptive control system despite the model-plant mismatch. A simple method to compensate the tracking error due to the use of pseudo-plant is considered.

• 대한전자공학회논문지TC
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• 제39권9호
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• pp.44-50
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• 2002

최근 RF 입력레벨의 크기에 따라 공급되는 바이어스를 변화시켜 효율을 개선하는 포락선 추적 증폭기를 CDMA방식을 채택하는 단말기의 전력증폭기로 사용하려고 시도되고 있다. 그러나 포락선 추적 증폭기는 바이어스가 변함에 따라 증폭기의 입력과 출력 임피던스가 변화되어 이득이 감소하고 효율이 떨어지며 VSWR특성이 악화되는 본질적인 문제가 발생한다. 본 논문에서는 이러한 부정합 문제와 증폭기에서의 이득 및 효율을 개선한 2가지 형태의 포락선 추적증폭기를 제안하였다. 실험적으로 바렉터 다이오드를 이용한 포락선 증폭기의 경우 이득은 약 7dB 개선되었으며, 전력소모는 일반 전력 증폭기에 비해 약 60%개선되었고, 베이스 전압 변화형 포락선 추적 증폭기의 경우 전력 소모는 40%, 이득은 9dB의 개선 효과가 있었다.

• Journal of electromagnetic engineering and science
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• 제18권3호
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• pp.188-198
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• 2018

In this study, we propose an approach for the design and satisfy the requirements of the fabrication of a small, lightweight, reliable, and stable ultra-wideband receiver for millimeter-wave bands and the contents of the approach. In this paper, we designed and fabricated a stable receiver with having low noise figure, flat gain characteristics, and low noise characteristics, suitable for millimeter-wave bands. The method uses the chip-and-wire process for the assembly and operation of a bare MMIC device. In order to compensate for the mismatch between the components used in the receiver, an amplifier, mixer, multiplier, and filter suitable for wideband frequency characteristics were designed and applied to the receiver. To improve the low frequency and narrow bandwidth of existing products, mathematical modeling of the wideband receiver was performed and based on this spurious signals generated from complex local oscillation signals were designed so as not to affect the RF path. In the ultra-wideband receiver, the gain was between 22.2 dB and 28.5 dB at Band A (input frequency, 18-26 GHz) with a flatness of approximately 6.3 dB, while the gain was between 21.9 dB and 26.0 dB at Band B (input frequency, 26-40 GHz) with a flatness of approximately 4.1 dB. The measured value of the noise figure at Band A was 7.92 dB and the maximum value of noise figure, measured at Band B was 8.58 dB. The leakage signal of the local oscillator (LO) was -97.3 dBm and -90 dBm at the 33 GHz and 44 GHz path, respectively. Measurement was made at the 15 GHz IF output of band A (LO, 33 GHz) and the suppression characteristic obtained through the measurement was approximately 30 dBc.

• 한국통신학회논문지
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• 제23권5호
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• pp.1310-1318
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• 1998

저주파의 아날로그 신호를 디지털 신호로 변환하기 위해 sigma-delta 아날로그-디지털 변환기의 이용이 용이하다. 이 변환기는 변조기와 디지털 필터로 구성되는데 여기에서는 변조기에 대해 언급한다. 14비트 분해능을 갖는 2차 sigma-delta 변조기를 설계하기 위한 변조기의 구성요소 즉 연산 증폭기, 적분기, 내부 ADC 및 DAC의 최대 허용 에러 범위를 규정하였다. 이를 위하여 먼저 이상적인 변조기를 모델링하고 다음으로 변조기의 성능을 저하시키는 여러 가지 에러 요인 즉 연산증폭기의 최대 출력 제한, DC 이득, slew rate, 축전기의 불일치에 의한 적분기 이득 에러와 내부 ADC 및 DAC의 에러 등을 이상적인 모델에 적용하여 성능을 검증하였다. 이러한 에러 허용 범위에 대한 조사를 바탕으로 sigma-delta 변조기 설계 시 요구되는 구성 요소의 사양을 결정 할 수 있으며, 제조과정에서 나타나는 에러 성분에 대한 한계를 규정하여 최종 제작될 변조기의 성능을 확신 할 수 있다.

• 전자공학회논문지
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• 제50권12호
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• pp.261-269
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• 2013

본 연구에서는 자극에 대한 유발전위 발현시점의 변화와 유발전위에 혼입된 무작위 잡음을 시간지연현상과 자음혼입 가법모형으로 모델링 하였다. 동기시점 불일치에 따른 평균화 처리과정의 유발전위 신호의 왜곡을 개선하기 위하여 시간지연추정을 잡음제거 위너필터에 결합한 복합적 시간지연보상-잡음개선 위너필터-앙상블평균 처리기법 (DWEA: Delay compensated Wiener filtered ensemble averaging)을 적용하였다. 제시한 방법의 성능은 임의의 시간지연과 크기의 변화를 변화시킨 백색잡음 데이터를 합성한 대리모의실험을 통하여 검증하였다. 모의실험데이터에 대하여 DWEA 방법이 위너필터링앙상블평균 방법과 기존의 앙상블평균방법보다 우수 하였다. DWEA 방법은 10% MSE 오차한계에 대하여 잡음이득 7까지 동작 가능하였다. 실험결과를 통하여 DWEA 방법은 잡음의 혼입과 동기 불일치 현상을 보이는 유발전위의 신호개선의 가능성을 제시하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.777-780
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• 2005

모바일 오디오 적용을 위한 저전력 ${\Sigma}{\Delta}$ Modulator 에 대한 설계와 layout 을 보였다. 전체 구조는 3 차 단일 피드백 루프이며, 해상도는 16bit 을 갖는다. 샘플링 주파수에 따른 Over-sampling Ratio 는 128(46kHz) 또는 64(96kHz) 가 되도록 하였다. 차동 구조를 사용한 3 차 ${\Sigma}{\Delta}$ modulator 내의 적분기에 사용된 Op-Amp 는 DC-Gain 을 높이기 위해서 Gain-boosting 기법이 적용되었다. ${\Sigma}{\Delta}$ modulator 의 기준 전압은 전류 모드 Band-Gap Reference 회로에서 공급이 되며, PVT(Process, Voltage, Temperature) 변화에 따른 기준 전압의 편차를 보정하기 위하여, binary 3bit 으로 선택하도록 하였다. DAC 에서 사용되는 단위 커패시터의 mismatch 에 의한 성능 감소를 막기 위해, DAC 신호의 경로를 임의적으로 바꿔주는 scrambler 회로를 이용하였다. 4bit Quantizer 내부의 비교기 회로는 고해상도를 갖도록 설계하였고, 16bit thermometer code 에서 4bit binary code 변환시 발생하는 에러를 줄이기 위해 thermometer-to-gray, gray-to-binary 인코딩 방법을 적용하였다. 0.18um CMOS standard logic 공정 내 thick oxide transistor(3.3V supply) 공정을 이용하였다. 입력 전압 범위는 2.2Vp-p,diff. 이며, Typical process, 3.3V supply, 50' C 시뮬레이션 조건에서 2Vpp,diff. 20kHz sine wave 를 입력으로 할 때 SNR 110dB, THD 는 -95dB 이상의 성능을 보였고, 전류 소모는 6.67mA 이다. 또한 전체 layout 크기는 가로 1100um, 세로 840um 이다.

• 전자공학회논문지
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• 제51권4호
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• pp.49-58
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• 2014

본 논문에서는 저전력 고속 모바일 I/O 인터페이스를 위한 저스윙 차동 니어-그라운드 시그널링 (NGS) 트랜시버를 소개한다. 제안하는 트랜스미터는 온-칩 레귤레이터로 정류된 프로그래머블한 스윙을 가지는 전압-모드 드라이버와 비대칭 상승/하강시간을 가지는 전단드라이버를 사용한다. 제안하는 리시버는 고주파이득을 신장시키는 피드-포워드 커패시터를 이용한 새로운 다중경로이득 차동앰프를 사용한다. 또한, 이 리시버는 가변적인 트랜스미터 출력스윙에 의한 입력 공통모드 변화를 보상하며, 리시버 입력단 증폭기의 전류 미스매치를 최소화하기 위하여 새로운 적응형 바이어스 생성기를 포함한다. 트랜스미터와 리시버에 적용된 새로운 간단하고 효과적인 임피던스 매칭 기술들의 사용으로 우수한 시그널 인테그리티와 높은 파워 효율을 이뤄냈다. 65 nm CMOS 공정으로 설계된 제안하는 트랜시버는 10 cm 길이의 FR4 PCB에서 채널당 13 Gbps의 전송속도와 0.3 pJ/bit (= 0.3 mW/Gbps)의 높은 파워 효율을 갖는다.

• Asian-Australasian Journal of Animal Sciences
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• 제27권3호
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• pp.316-323
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• 2014

We previously identified quantitative trait loci (QTL) for body weight and average daily gain in a common region between ADL0198 (chr 1: 171.7 Mb) and ABR0287 (chr 1: 173.4 Mb) on chicken chromosome 1 in an $F_2$ resource population produced by crossing low- and high-growth lines of the Hinai-dori breed. Motilin receptor (MLNR) is a candidate gene affecting growth traits in the region. In this study, we genotyped polymorphisms of the MLNR gene and investigated its association with growth traits in a Hinai-dori $F_2$ intercross population. All the exons of the MLNR gene in the parental population were subjected to PCR amplification, nucleotide sequenced and haplotypes identified. To distinguish resultant diplotype individuals in the $F_2$ population, a mismatch amplification mutation assay was performed. Three haplotypes (Haplotypes 1-3) were accordingly identified. Six genotypes produced by the combination of three haplotypes (Haplotype 1, 2, and 3) were examined in order to identify associations between MLNR haplotypes and growth traits. The data showed that Haplotype 1 was superior to Haplotype 2 and 3 in body weight at 10 and 14 weeks of age, average daily gain between 4 and 10 weeks, 10 and 14 weeks, and 0 and 14 weeks of age in female in $F_2$ females. It was concluded that MLNR is a useful marker of growth traits and could be used to develop strategies for improving growth traits in the Hinai-dori breed.

• 한국통신학회논문지
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• 제26권11A호
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• pp.1812-1819
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• 2001

본 논문에서는 OSR=25에서 1 [MHz] 신호 대역폭, 12-비트 해상도를 만족하는 SOSOC $\Sigma$-Δ길 변조기 설계를 위하여 아날로그 비이상성 허용범위를 조사하였다. 공급전압 3.3 [V]에서 사양을 만족하는 $\Sigma$-Δ 변조기 설계를 위하여 우선 저전압에 적합한 SOSOC $\Sigma$-Δ 변조기 모델과 이득계수를 구하였다. 그리고 아날로그 비이상성인 증폭기 유한한 이득, SR, 폐루프 극점, 스위치 ON 저항 그리고 캐패시터 부정합과 같은 $\Sigma$-Δ 변조기의 성능 저하 요인들을 이상적인 $\Sigma$-Δ 변조기 모델에 첨가하여 $\Sigma$-Δ 변조기의 성능 예측과 비 이상성의 허용범위를 규정하였다. 이를 토대로 사양을 만족하는 $\Sigma$-Δ 변조기 설계 시 $\Sigma$-Δ 변조기를 구성하는 회로의 사양에 대한 지침과 $\Sigma$-Δ 변조기의 성능을 예측 할 수 있다.