• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.163-166
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• 1999

In this paper, frequency synthesizer that can be used in IMT-2000 was designed and fabricated using dual loop PLL(Phase Locked Loop). For improving phase noise characteristic Voltage Controlled Oscillator was fabricated using coaxial resonator and eliminated frequency divider using SPD as phase detector and increased open loop gain. Fabricated frequency synthesizer had 1.82㎓ center frequency, 160MHz tuning range and -119.73㏈c/Hz low phase noise characteristic.

• 한국전자파학회논문지
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• 제25권9호
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• pp.903-911
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• 2014

본 논문에서는 광대역 수신기에서 고속으로 동작하며, 위상 잡음의 크기와 형태를 개선한 이중 PLL 구조 주파수 합성기를 제안한다. 위상 잡음 및 불요신호의 개선을 위해 두 번째 PLL의 기준 주파수로 사용되는 첫 번째 PLL의 출력주파수를 변경하였다. 6.5~8.5 GHz에서 동작하며, 디지털 NCO(Numerically Controlled Oscillator)와 연계하여 주파수 해상도 1 Hz를 만족하는 주파수 합성기를 설계하였고, 제작된 주파수 합성기는 동조속도 60 us 이내로 동작하며, 출력 전력은 약 -3 dBm 이상, 위상 잡음은 10 kHz offset에서 -95 dBc/Hz 이하를 만족한다.

• 한국전자파학회논문지
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• 제11권6호
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• pp.959-968
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• 2000

본 논문에서는 낮은 위상 잡음을 갖는 B-WLL대역 국부발진기(LO)로 사용될 주파수 합성기를 설계 및 제작하였다. 2GHz 대역의 주파수 합성기를 구성, 낮은 위상잡음의 안정된 파형을 얻은 후 SRD(Step Recovery Diode)를 이용하여 주파수 체배기를 거쳐 12GHz 대역의 위상 고정된 안정된 신호를 얻었다. 제작된 주파수 합성기는 각각 출력 주파수 24.92 GHz, 25.10GHz, 25.26GHz를 가지며, 이 중 출력 주파수 24.92 GHz에서 0.44 dB의 발전출력과 -87.93 dB/Hz(@10KHz), -109,54dBc/Hz(@100 KHz)의 위상잡음 특성을 나타내었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.208-211
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• 2000

This paper describes the design of a CMOS frequency synthesizer using programmable frequency divider with novel architecture. A novel architecture of programmable divider can be producted all of integer-N and fabricated by 0.65$\mu\textrm{m}$ 2-poly, 2-metal CMOS technology. Frequency synthesizer is simulated by 0.25$\mu\textrm{m}$ 2-poly, 5-metal CMOS technology. This circuit has settling time of 1.5${\mu}\textrm{s}$ and power consumption of 70㎽. Operating frequency of the frequency synthesizer is 820MHz∼l㎓ with a 2.5V supply voltage.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2003년도 종합학술발표회 논문집 Vol.13 No.1
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• pp.313-317
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• 2003

In this paper, ultra-wideband frequency synthesizer which operates at S-band ($2{\sim}4GHz$) is designed. Designed frequency synthesizer shows the frequency range of $2.2{\sim}4.0GHz$ and output power of $-2{\sim}3dBm$. Phase noise characteristics are measured below -92.0dBc/hz at 100kHz offset frequency in entire sweep range and lock time is measured below 3.55ms. Spurious level is below -62.33dBc at comparison frequency of 1MHz.

• 한국전자파학회논문지
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• 제15권4호
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• pp.421-427
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• 2004

본 논문에서는 5.8 ㎓주파수 합성기에 대해 하모닉 발진을 적용하여 저가화 방안을 제안하였다. 제안한 주파수 합성기는 2.9 ㎓대역의 PLL 칩과 2.9 ㎓대역의 발진기, 그리고 5.8 ㎓대역의 버퍼 증폭기로 구성되어있다. 측정 결과는 5.65 ㎓에서 5.94 ㎓까지의 290 MHz주파수 가변범위와 약 0.5 ㏈m의 출력 전력, 그리고 100 KHz 오프셋 주파수에서 -107.67 ㏈c/Hz의 위상잡음을 보여준다. 기본 발진 전력(2.9 ㎓)을 포함한 모든 불요성분은 제안한 2차 하모닉 신호보다 적어도 15 ㏈c 이상 억압된다.

• 한국전자파학회논문지
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• 제27권10호
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• pp.926-934
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• 2016

본 논문에서는 다기능 Ka 대역 탐색기용 초소형 주파수 합성기를 제안하였다. 제작된 주파수 합성기는 다양한 파형생성과 고속의 파형 및 주파수 전환을 위해 DDS를 적용하였고, 소형화를 위해 파형발생 모듈과 주파수 상향 변환 모듈을 통합하여 설계하였다. 본 논문의 주파수 합성기는 저속 및 고속 표적 탐지 추적용 파형 과 고속표적의 정밀 탐지 추적용 파형발생이 가능하고, 주파수 전환 속도 $0.45{\mu}sec$, 1 kHz 오프셋(offset)에서 -93.69 dBc/Hz의 위상잡음이 측정되었고, 이를 $120(width)mm{\times}120(length)mm{\times}22(height)mm$ 크기로 구현하였다.

• 한국전자파학회논문지
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• 제24권11호
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• pp.1074-1080
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• 2013

광대역에서 저 위상 잡음 특성을 갖는 주파수 합성기를 YTO를 이용하여 설계하였다. 위상 잡음을 낮추기 위해 분주비를 줄일 수 있는 offset PLL 구조를 사용하였다. 위상 잡음 모델링을 이용하여 PLL의 loop filter, YTO의 Main 드라이버 회로와 FM 드라이버 회로의 loop filter를 최적화하였다. 또한, 1 Hz 이하의 고해상도를 얻기 위하여 DDS를 기준 신호로 사용하였다. 제작된 주파수 합성기의 위상 잡음은 3.2~6.8 GHz에서 -107 dBc/Hz @10 kHz 이하로 측정되었다. 측정 결과와 위상 잡음 모델링을 통해 계산한 값과 비교한 결과, 잘 일치함을 확인함으로써 위상 잡음 모델링이 타당함을 검증하였다.

• 대한전자공학회논문지TC
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• 제49권1호
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• pp.85-91
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• 2012

본 논문은 Ka 대역 밀리미터파 탐색기용 주파수합성기 제작에 대한 논문이다. 높은 주파수 해상도와 빠른 천이 응답 시간을 위해 DDS(Direct Digital Synthesizer)를 이용한 디지털 합성방식으로 설계하였다. 하지만 DDS의 주파수합성 대역은 시스템 클럭의 1/2정도로 제한되기 때문에 주파수합성 범위가 저주파대역으로 제한되는 단점을 가지고 있다. 그래서 주파수 4체배기와 국부신호를 사용하여 Ka 대역으로 상향 변환하였다. 제안된 주파수합성기는 대역폭 500MHz, 주파수 스위칭 시간은 $0.7{\mu}s$이하, 불요파 특성 -52dBc이하, 위상잡음 특성은 오프셋 100kHz에서 -99dBc/Hz, 평탄도는 ${\pm}1dB$이하로 측정되었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권4호
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• pp.534-542
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• 2017

This paper presents a fast locking technique for a fractional-N PLL frequency synthesizer. The technique directly measures $K_{VCO}$ on a chip, computes the VCO's target tuning voltage for a given target frequency, and directly sets the loop filter voltage to the target voltage before the PLL begins the normal closed-loop locking process. The closed-loop lock time is significantly minimized because the initial frequency of the VCO are put very close to the desired final target value. The proposed technique is realized and designed for a 4.3-5.3 GHz fractional-N synthesizer in 65 nm CMOS and successfully verified through extensive simulations. The lock time is less than $12.8{\mu}s$ over the entire tuning range. Simulation verifications demonstrate that the proposed method is very effective in reducing the synthesizer lock time.