• 한국위성정보통신학회논문지
• /
• 제10권2호
• /
• pp.109-114
• /
• 2015

프레임 동기화는 전송 프레임 헤더에 주기적으로 삽입되는 프리엠블(preamble) 패턴과 수신 심볼 간의 상관 연산을 통해 이루어지며 프레임의 시작점 및 구조 검출을 하는 것이 목적이다. 본 논문은 위성 기반 DVB-S2 시스템 요구사항에 부합하는 프레임 구조 획득 방법에 대해 기술하였다. DVB-S2 수신 신호는 매우 낮은 신호 대 잡음비를 가지며 심볼 속도 대비 20%에 상응하는 주파수 오프셋 성분이 포함되어 있다. 또한 규격은 프레임 당 심볼 수가 상이한 16가지의 프레임 구조를 지원하고 있다. 본 논문에서는 위의 환경에서 정확하고 빠른 프레임 동기화를 위해 프레임 헤더의 SOF와 PLSC 정보를 이용하여 상관 열을 발생시키고 상관 값 누적을 통해 프레임 동기 및 구조 검출을 실시하였다 마지막으로 컴퓨터 모의실험을 통해 평균 획득 시간(mean acquisition time), 프레임 구조 검출 오류율에 대한 성능평가를 실시하였다.

• Journal of information and communication convergence engineering
• /
• 제10권1호
• /
• pp.85-90
• /
• 2012

A 40-MS/sec 10-bit pipelined analog to digital converter (ADC) with a 1.2 Vpp differential input signal is proposed. The implemented pipelined ADC consists of eight stages of 1.5 bit/stage, one stage of 2 bit/stage, a digital error correction block, band-gap reference circuit & reference driver, and clock generator. The 1.5 bit/stage consists of a sub-ADC, digital to analog (DAC), and gain stage, and the 2.0 bit/stage consists of only a 2-bit sub-ADC. A bootstrapped switch with a constant resistance is proposed to improve the linearity of the input switch. It reduces the maximum VGS variation of the conventional bootstrapped switch by 67%. The proposed bootstrapped switch is used in the first 1.5 bit/stage instead of a sample-hold amplifier (SHA). This results in the reduction of the hardware and power consumption. It also increases the input bandwidth and dynamic performance. A reference voltage for the ADC is driven by using an on-chip reference driver without an external reference. A digital error correction with a redundancy is also used to compensate for analog noise such as an input offset voltage of a comparator and a gain error of a gain stage. The proposed pipelined ADC is implemented by using a 0.18-${\mu}m$ 1- poly 5-metal CMOS process with a 1.8 V supply. The total area including a power decoupling capacitor and the power consumption are 0.95 $mm^2$ and 51.5 mW, respectively. The signal-to-noise and distortion ratio (SNDR) is 56.15 dB at the Nyquist frequency, resulting in an effective number of bits (ENOB) of 9.03 bits.

• 한국항해항만학회지
• /
• 제27권5호
• /
• pp.513-517
• /
• 2003

본 논문에서는 유전체 공진기를 이용하여 X-band에서 안정된 소스원으로 사용할 수 있는 전압제어 발진기를 구현하였다. 위상 잡음을 개선하기 위하여 저잡음 특성을 가진 MESFET과 높은 선택도를 얻기 위하여 유전체 공진기를 사용하였고, 안정된 전압 가변을 하기 위하여 Q값이 높고 가변 특성이 좋은 바렉터 다이오드를 사용하였다. 구현된 회로는 최적의 성능을 갖도록 회로 시뮬레이터인 ADS를 사용하였다. 제작된 전안제어 유전체 공진 발진기의 특성을 측정한 결과, 중심 주파수 12.05 GHz에서 2.22 dBm 출력 파워와 -30 dBc의 고조파 억압과 중심 주파수 100 KHz offest에서 -130 dBc의 위상잡음 특성을 얻을 수 있었으며, 바렉터 다이오드에 인가되는 전압의 변화에 따른 주파수 변화는 중심주파수에서 $\pm$8.7 MHz를 얻었다. 제작된 VCDRO는 X-band에서 국부 발진기로 이용될 수 있음을 확인하였다.

• 대한전자공학회논문지SP
• /
• 제37권1호
• /
• pp.49-58
• /
• 2000

본 논문은 칼라 성분 영상들 간에 내재된 스펙트럴 중복성에 착안하여 한 성분 영상에서 다른 성분 영상을 블록 기반으로 추정부호화함으로써 칼라 영상 부호화 시에 고압축을 실현할 수 있도록 한 칼라 영상 부호화에 관한 것이다. 우선, 휘도 영상을 대상으로 웨이블렛 변환을 위하여 각 주파수 성분으로 구성된 분해 영상을 획득한다. 이후, 웨이블렛 변환을 통한 영상 분석 과정에서 발생되는 고주파 계수를 이용하여 스펙트럴 상관성을 추정할 시에 기본 단위가 되는 추정 블록의 크기를 결정하기 위한 비용 함수를 정의한다. 마지막으로, 이 비용 함수에 따라 추정 블록의 크기를 가변시키면서 휘도 영상과 ,R, B 영상간의 추정 오차가 최소가 되도록 하는 비례 인자와 가감 인자를 블록당 하나씩 산출하는 과정을 반복적으로 수행한 후, 이렇게 추정한 각각의 비례 인자와 가감 인자를 부호화함으로써 칼라 성분 영상을 부호화할 수 있는 새로운 칼라 영상 부호화 방법을 제안한다.

• 한국전자파학회논문지
• /
• 제25권4호
• /
• pp.393-400
• /
• 2014

본 논문에서는 Ka 대역에서 정지 궤도 위성과 통신이 가능한 지상 단말 송신기를 미국 국방부에서 권고하는 MILSTD-188-164A 규격을 준수하도록 설계하였다. 설계된 송신기의 안테나는 이중 옵셋 그레고리안 반사판 형상을 사용하여 코러게이트 급전혼, 주름형 편파기와 직교 모드 변환기로 구성하였고, 해당 규격의 방사 패턴과 ESD 패턴, 축비 규격을 만족하도록 설계되었다. 설계된 송신기의 RF부는 Ka 대역으로 주파수를 상향 변환해 주는 상향 변환반과 병렬 구조의 pHEMT MMIC 소자를 이용하여 소형/저전력/경량의 고출력 특성을 갖는 고출력 증폭반으로 해당 규격의 VSWR, 불요파/고조파 억압, 출력평탄도 및 위상 잡음 등의 사양을 만족하도록 설계되었다.

• Journal of Communications and Networks
• /
• 제2권1호
• /
• pp.58-68
• /
• 2000

In this paper we introduce the correlation-aided distributed sample acquisition (CDSA) scheme for fast cell search in IMT-2000 W-CDMA cellular system. The proposed scheme incorporates the state symbol correlation process into the comparison-correction based synchronization process of the original DSA scheme to enable fast acquisition even under very poor channel environment. for its realization, each mobile station (MS) has to store in its memory a set of state sample sequences. which are determined by the long-period scrambling sequences used in the system and the sampling interval of the state samples. CDSA based cell search is carried out in two stages : First, the MS first acquires the slot timing by using the primary synch code (PSC) and then identifies the igniter code which conveys the state samples of the current cell . Secondly. the MS identifies the scrambling code and frame timing by taking the comparison-correction based synchronization approach and, if the identification is not done satisfactorily within preset time. it initiates the state symbol correlation process which correlates the received symbol sequence with the pre-stored state sample sequences for a successful identification. As the state symbol SNR is relatively high. the state symbol correlation process enables reliable synchronization even in very low chip-SNR environment. Simulation results show that the proposed CDSA scheme outperforms the 3GPP 3-step approach, requiring the signal power of about 7 dB less for achieving the same acquisition time performance in low-SNR environments. Furthermore, it turns out very robust in the typical synchronization environment where large frequency offset exists.

• 한국통신학회논문지
• /
• 제29권1A호
• /
• pp.65-76
• /
• 2004

본 논문에서는 OFDM 기반의 셀룰러 시스템의 하향 링크를 위해 동기화 프리앰블 및 셀 탐색 프리앰블을 포함한 프리앰블 구조를 제안하고, 프리앰블을 이용한 효과적인 하향 링크 동기화 및 셀 탐색 기법을 제안한다. 동기화 과정은 연속적 또는 주기적으로 전송되는 하향 링크 신호를 이용한 초기 심볼 타이밍 추정과 동기화 프리앰블을 이용한 프레임 동기, 시간 및 주파수 동기의 수행 과정으로 이루어지며, 셀 탐색은 셀 탐색 프리앰블을 이용하여 이루어진다. 각각의 동기화와 셀 탐색 과정의 성능을 분석하구 컴퓨터 모의 실험을 통하여 성능 분석 결과를 확인한다. 모의 실험을 통하여 제안된 프리앰블을 이용한 동기화와 셀 탐색 알고리즘은 열악한 셀룰러 환경에서도 강건한 성능을 보임을 확인한다.

• 전자공학회논문지
• /
• 제51권10호
• /
• pp.87-95
• /
• 2014

본 논문에서는 이중 채널 CIS(CMOS Image Sensor) 인터페이스를 위한 수신기 설계에 대해서 기술한다. 두 채널은 각각 CTLE(Continuous-Time Linear Equalizer)를 포함하며 샘플러, 병렬 변환기 그리고 clocking 회로로 구성되어 있다. Clocking 회로는 PLL, PI, CDR을 포함한다. CDR은 PI 기반이며 OSPD(Over Sampling Phase Detector)와 FSM(Finite State Machine)을 추가하여 빠른 락 소요 시간과 지연 시간, 향상된 jitter tolerance를 갖도록 하였다. CTLE는 3 GHz에서 -6 dB 손실을 갖는 채널의 ISI(Inter Symbol Interference)를 제거하며 CDR은 8000 ppm 이하의 주파수 오프셋에 대해 1 baud period 이내의 빠른 락 소요 시간을 갖는다. 65 nm CMOS 공정을 이용하여 설계하였으며 eye diagram에서 최소 368 mV의 전압 마진과 0.93 UI의 시간 마진을 갖는다.

• 한국전자파학회논문지
• /
• 제15권12호
• /
• pp.1184-1189
• /
• 2004

본 논문에서는 직교신호를 발생할 수 있는 새로운 구조의 전압제어 발진기를 설계 제작하였다. 정확한 직교 신호 특성과 낮은 위상잡음 특성을 동시에 얻기 위하여 결합 증폭기의 source단자에 저항 궤환을 이용하여 차동 발진기를 결합시켰다. 발진기는 0.18 um 표준 CMOS 공정을 이용하여 제작하였다. 제작한 발질기의 위상잡음 특성은 -120 dBc/Hz @ 1 MHz 0$\~$1.8 V 전압을 가변하였을 때, 2.34 GHz$\~$2.55 GHz의 210 MHz 주파수 가변을 얻었다. 또한 낮은 IF 주파수 혼합기와 결합하여 측정한 결과 직교신호의 위상 오차는 0.5도, 진폭 오차는 0.2 dB 이하를 보였다. 바이어스 전류는 1.8 V 공급전압에 대해 전압제어발진기의 Core 부분 5 mA를 포함하여 전체적으로는 19 mA를 요구한다.

• 한국전자파학회논문지
• /
• 제19권2호
• /
• pp.152-160
• /
• 2008

본 논문에서는 위상 잡음의 거리 상관 효과에 따른 직접 변환 방식의 UHF 대역 RFID 리더의 성능을 분석한다. UHF RFID 시스템은 일반적 인 무선 통신 방식과는 다르게 송신 캐 리어를 발생하는 LO 신호가 동시에 수신기의 국부 발진기로 사용되며, 이에 따라 태그 신호와 LO 신호 간의 거리 상관 효과에 의한 주기적인 신호 간섭 및 위상 잡음 감소 효과가 발생한다. 주기적인 신호 간섭 효과는 이론 및 시뮬레이션을 통해 I와 Q신호를 I/Q 다이버시티 개념으로 전력 결합함으로써 제거할 수 있음을 확인하였다. 위상 잡음 감소 효과는 전형적인 UHF 대역에서 동작하는 LO의 위상 잡음에 대한 전력 밀도 스펙트럼이 태그-리더 거리 및 옵셋 주파수에 따라 변화됨을 확인하였고, 이를 이용하여 심볼 에러 성능을 시뮬레이션 하였다. 시뮬레이션 결과, 심볼 에러에서 위상 잡음의 영향은 태그 변조 방식 중 PSK에서 특히, 변조 각도가 작을 때 크게 나타나지만, 거리 상관 효과에 의해 실제 위상 잡음이 감소되어 그 영향이 미비해짐을 확인하였다.