• Journal of Information Processing Systems
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• 제18권3호
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• pp.293-301
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• 2022

Direction of arrival (DOA) estimation of space signals is a basic problem in array signal processing. DOA estimation based on the multiple signal classification (MUSIC) algorithm can theoretically overcome the Rayleigh limit and achieve super resolution. However, owing to its inadequate real-time performance and accuracy in practical engineering applications, its applications are limited. To address this problem, in this study, a DOA estimation algorithm with high parallelism and precision based on an analysis of the characteristics of complex matrix eigenvalue decomposition and the coordinate rotation digital computer (CORDIC) algorithm is proposed. For parallel and single precision, floating-point numbers are used to construct an orthogonal identity matrix. Thus, the efficiency and accuracy of the algorithm are guaranteed. Furthermore, the accuracy and computation of the fixed-point algorithm, double-precision floating-point algorithm, and proposed algorithm are compared. Without increasing complexity, the proposed algorithm can achieve remarkably higher accuracy and efficiency than the fixed-point algorithm and double-precision floating-point calculations, respectively.

• 한국정보통신학회논문지
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• 제8권5호
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• pp.1089-1095
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• 2004

주어진 네트워크에서 최적의 스타이너 트리를 구하는 문제는 NP-hard이며, 최적에 가까운 스타이너 트리를 구하기 위하여 유전자 알고리즘을 이용한다. 본 논문에서는 이 문제를 해결하기 위하여 유전자 알고리즘에서 염색체를 기존의 이진스트링 대신 부동소수점으로 표현하였다. 먼저 주어진 네트워크에 Prim의 알고리즘을 적용하여 스패닝 트리를 구하고, 부동소수점 표현을 갖는 유전자 알고리즘을 사용하여 새로운 스타이너 점을 트리에 추가하는 과정을 반복함으로써 최적에 가까운 스타이너 트리를 구했다 이 방법을 사용하면 이진스트링을 사용하는 기존의 방법에 비해서 트리가 보다 빠르고 정확하게 최적에 가까운 스타이너 트리에 접근했다.

• 대한전자공학회논문지TC
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• 제43권11호
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• pp.95-117
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• 2006

본 논문에서는 IEEE 802.16e OFDMA/TDD 이동국 모뎀의 링크 성능과 복잡도 최적화를 위한 부동 및 고정 소수점 설계에 대하여 논한다. 부동 소수점 설계에서는 이동국 모뎀에서 하향링크 트래픽 채널의 채널 추정 방법을 제안하고, 모의실험을 통하여 최적의 알고리즘을 선정한다. 그리고 시간 및 주파수 동기화, Digital Front End와 CINR 추정 기법에 관하여 성능 향상과 시스템을 최적화하기 위한 알고리즘을 제안하고, 상향링크의 트래픽 채널과 제어 채널의 부동 소수점 설계 방법을 논한다. 제안된 알고리즘은 IEEE 802.16e OFDMA/TDD 시스템에 적용하여, 모의실험을 통한 성능을 Detection Probability, Mean Acqusition Time, PER 성능 그래프 등으로 그 우수성을 검증한다. 고정 소수점 설계에서는 부동 소수점 설계로부터 최적의 고정 소수점 설계를 위한 효율적인 방법론을 제시한다. 그리고 하향링크와 상향링크의 트래픽 채널, 시간 및 주파수 동기, DFE 블록을 고정 소수점 설계하고, 모의실험을 통하여 성능과 복잡도 간의 tradeoff 관계를 최적화한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2007년도 하계종합학술대회 논문집
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• pp.305-306
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• 2007

This paper proposes an automatic conversion method from floating-point value computations to fixed-point value computations for implementing automatic speech recognition (ASR) algorithms in embedded device.

• International Journal of Computer Science & Network Security
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• 제23권6호
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• pp.84-90
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• 2023

In this article the problem of computing floating-point reciprocal cube root functions is considered. Our new algorithms for this task decrease the number of arithmetic operations used for computing $1/{\sqrt[3]{x}}$. A new approach for selection of magic constants is presented in order to minimize the computation time for reciprocal cube roots of arguments with movable decimal point. The underlying theory enables partitioning of the base argument range x∈[1,8) into 3 segments, what in turn increases accuracy of initial function approximation and decreases the number of iterations to one. Three best algorithms were implemented and carefully tested on 32-bit microcontroller with ARM core. Their custom C implementations were favourable compared with the algorithm based on cbrtf(x) function taken from C ＜math.h＞ library on three different hardware platforms. As a result, the new fast approximation algorithm for the function $1/{\sqrt[3]{x}}$ was determined that outperforms all other algorithms in terms of computation time and cycle count.

• JSTS:Journal of Semiconductor Technology and Science
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• 제6권4호
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• pp.234-239
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• 2006

In the past decade, several tools have been developed to automate the floating-point to fixed-point conversion for DSP systems. In the conversion process, a number of scaling shifts are introduced, and they inevitably alter the original code sequence. Recently, we have observed that a compiler can often be adversely affected by this alteration, and consequently fails to generate efficient machine code for its target processor. In this paper, we present an optimization technique that safely migrates scaling shifts to other places within the code so that the compiler can produce better-quality code. We consider our technique to be safe in that it does not introduce new overflows, yet preserving the original SQNR. The experiments on a commercial fixed-point DSP processor exhibit that our technique is effective enough to achieve tangible improvement on code size and speed for a set of benchmarks.

• 한국정보처리학회논문지
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• 제7권1호
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• pp.252-265
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• 2000

본 논문에서는 3차원 그래픽의 처리 과정 중 부동 소수점 연산이 많은 소요되는 geometry 프로세싱 처리 방법과 계산량을 단계별로 분석하였다. 그리고, 그래픽 프로세싱의 수행 특성을 추출하여, 이에 맞는 기능 유닛을 설계하고, 데이터 처리 방안과 제안하는 geometry 프로세서의 구조를 설명한 다음, 성능을 분석하였다. 제안하는 geometry 프로세서는 부동 소수점 덧셈, 곱셈, 나눗셈 연산을 동시에 수행 가능하며, geometry 프로세싱 전 단계를 수행하는데 23.5%의 성능 향상이 있었다. 그리고, 나눗셈/제곱근 연산을 위해서 면적대 성능비가 우수한 SRT 나눗셈 연산기를 추가하여 곱셈 연산기를 이용하는 연산기보다 약 23%의 성능 향상을 이루었다.

• Journal of Information Processing Systems
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• 제8권1호
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• pp.133-144
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• 2012

In order to make cognitive radio systems a practical technology to be deployed in real-world scenarios, the core Software Defined Radio (SDR) systems must meet the stringent requirements of the target application, especially in terms of performance and energy consumption for mobile platforms. In this paper we present a feasibility study of hardware acceleration as an energy-efficient implementation for SDR. We identified the amplifier function from the Software Communication Architecture (SCA) for hardware acceleration since it is one of the functions called for most frequently and it requires intensive floating-point computation. Then, we used the Virtex5 Field-Programmable Gate Array (FPGA) to perform a comparison between compiler floating-point support and the on-chip floating-point support. By enabling the on-chip floating-point unit (FPU), we obtained as high as a 2X speedup and 50% of the overall energy reduction. We achieved this with an increase of the power consumption by no more than 0.68%. This demonstrates the feasibility of the proposed approach.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.809-811
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• 2010

3차원 그래픽 응용이 가능한 소형 모바일 기기에서의 부동소수점 연산 처리는 전력소모가 많고 하드웨어 비용이 많이 들며 연산 해상도가 너무 정확한 연산보다는 적절한 해상도를 확보하되 하드웨어 자원을 적게 소모하고 전력소모가 낮을수록 바람직하다. 비용이 많이 소요되는 부동소수점 연산은 곱셈과 나눗셈이며, 로그 변환을 이용하면 곱셈과 나눗셈을 덧셈과 뺄셈으로 변환하여 고속 동작을 구현할 수 있으며, 이는 로그 함수값을 얼마나 실제값에 근사화 시킬 수 있는지에 따라 성능이 좌우된다. 본 연구에서는 이러한 고속 부동소수점 연산에 적용될 수 있는 로그변환 회로에 대한 동향을 조사하되, 설계 시 중요하게 고려해야 할 점과 로그변환 회로가 어떻게 근사화되고 적용될 수 있는지에 대하여 상세히 분석한다.

• 대한전자공학회논문지SD
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• 제39권7호
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• pp.66-73
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• 2002

최근 컴퓨터 그래픽이나 고급 DSP 등 부동소수점 연산의 활용 분야가 늘어나면서 나눗셈 연산의 필요성이 증대되었으나, 기존의 나눗셈 연산기는 큰 하드웨어 면적을 차지할 뿐만 아니라 전체 부동소수점 연산의 병목현상을 초래하는 중요한 요인이 되고 있다. 본 논문에서는 급수 전개 알고리즘을 이용한 내장형 프로세서에 적합하도록 소면적의 부동소수점 나눗셈기를 설계하였다. 나눗셈기는 SIMD-DSP 유닛의 두 개의 곱셈누적기를 공유하여 연산함으로써, 부동소수점 단정도 형식의 나눗셈 연산을 고속으로 수행함과 동시에 나눗셈 연산을 위한 추가 면적을 최소화하였다. 본 논문에서는 급수 전개 알고리즘 나눗셈 연산기를 설계함에 있어 고려되어야할 오차의 분석을 통해 정확한 라운딩을 위한 몫을 얻어낼 수 있는 구조를 선택하였으며, IEEE-754 표준에서 정의하고 있는 모든 라운딩 모드를 지원하도록 하였다.