• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제48권4호
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• pp.275-280
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• 1999

The glass-to-glass electrostatic bonding process in vacuum environment was developed and the tubeless-packaged FED was fabricated based on the bonding process. The fabricated tubeless-packaged FED showed stable field emission characteristics and potential applicability to the FED tubeless packaging and vacuum in-line sealing.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2005년도 International Meeting on Information Displayvol.II
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• pp.1530-1533
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• 2005

We investigated under-gate type carbon nanotube field emitter arrays (FEAs) for back light unit (BLU) in liquid crystal display (LCD). Gate oxide was formed by wet etching of ITO coated glass substrate instead of depositing $SiO_2$ on the glass substrate. Wet etching is easer and simpler than depositing and etching of thick gate oxide to isolate the gate metal from cathode electrode in triode. Field emission characteristic s of triode structure were measured. The maximum current density of 92.5 ${\mu}A/cm^2$ was when the gate and anode voltage was 95 and 2500 V, respectively at the anode-cathode spacing of 1500 ${\mu}m$.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1995년도 하계학술대회 논문집 C
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• pp.1440-1441
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• 1995

We fabricated diode-type silicon field emitter array device and tested the current-voltage characteristics. Silicon oxide layer having the thickness of $1{\mu}m$ is grown in the (100) oriented n-type silicon substrates. Oxide layer is patterned by the mask with $10{\mu}m$ diameter circles. Silicon substrate is then etched using NAF 1 solution to form the sharp tip arrays as an electron source. In the UHV test station, we tested the current-voltage characteristics for the samples. Turn-on voltage was about 140V and maximum emission current was $310{\mu}A$ at 164V. We studied about silicon bonding process for future work, too.

• 대한전자공학회논문지SD
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• 제44권8호
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• pp.8-15
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• 2007

본 논문에서는 산화된 다공질 폴리실리콘을 이용하여 전계 방출 소자를 제작하여, 각각의 픽셀에 따른 전기적 특성과 형광체의 발광 특성을 조사하였다. 실제 대면적 디스플레이 소자에 적용하기 위해서 PM 방식을 이용해서 소자를 픽셀별로 동작하였고, 상부금속 전극의 어레이에 따른 두께와 폭의 공정조건을 확립하였다. 산화된 다공질 폴리실리콘의 미세 구조를 분석하고, 각각의 픽셀에 따른 전계방출 특성을 조사해 보았다. 상부금속 전극의 두께와 폭에 따른 전자방출 특성을 조사해 본 결과 Ti/pt(2nm/7nm)가 가장 적절한 두께라는 것을 확인 할 수 있었고, 2.5 mm 이상 폭에서 전자방출 효율이 증가하는 모습을 확인 할 수 있었다. 각 픽셀에 따른 소자의 전기적 특성은 픽셀마다 조금씩의 차이는 있지만 거의 동일한 누설 전류와 방출 전류가 나타남을 확인할 수 있었고, 동일한 크기의 효율도 관찰할 수 있었다. 누설 전류와 방출 전류는 시간이 증가함에 따라 감소하는 모습이 나타나긴 하였으나, 모든 픽셀이 거의 동일하게 감소하였다. 각각의 픽셀에 따른 휘도는 큰 차이가 없음을 확인할 수 있었고, 20 V에서 $700cd/m^2$ 이상의 높은 휘도를 나타내었으므로 실제 디스플레이 소자로도 응용이 가능할 것이다.

• 한국진공학회지
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• 제6권2호
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• pp.103-108
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• 1997

본 연구에서는 2단계 실리콘 건식식각 공정과 게이트 절연막으로 열산화막과 tetraethylorthosilicate(TEOS) 산화막의 이중막을 사용하고, 스핀-온-그래스 (Spin-on-glass:SOG) 에치백(etch-back) 공정에 의하여 게이트를 제작하는 새로운 방법을 통하여 실리콘 전계방출소자를 제작하고 그 특성을 분석하였다. 게이트 절연막의 누설전류 를 감소시키면서 팁과 게이트의 간격을 줄이는 구조인 이중 게이트 절연막을 형성하기 위하 여 팁 첨예화 산화 공정후 낮은 점도의 감광막(photo resist)을 시료에 도포한 후, $O_2$ 플라 즈마 에싱(ashing)하는 공정을 채택하였다. 이러한 공정으로 제작된 에미터 팁의 높이와 팁 반경은 각각 1.1$\mu\textrm{m}$와 100$\AA$정도이었으며, 256개 팁 어레이에서 전계방출의 문턱전압은 40V 이하이었다. 60V의 게이트전압에서 23$\mu\textrm{A}$(즉, 90nA/팁)의 높은 아노드 전류를 얻을 수 있었 다. 이때, 게이트 전류는 아노드전류의 약0.1%이하였다. 개발된 공정기술로 게이트 개구도 크게 감소시켰을 뿐 아니라, 게이트 누설전류를 현저히 감소시켰다.

• Journal of Korean Vacuum Science & Technology
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• 제3권1호
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• pp.33-37
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• 1999

We present, for the first time, a prototype active-matrix field emission display (AMFED) with 25$\times$25 pixels in which polycrystalline silicon fie이 emitter array (poly-Si FEA) and thin-film transistor (TFT) were monolityically intergrated on an insulating substrate. The FEAs showed relatively large electron emissions above at a gate voltage of 50 V, and the TFTs were designed to have low off-stage currents even though at high drain voltages. The intergrated poly-Si TFT controlled electron emissions of the poly-Si FEA actively, resulting in improvement in the emission stability and reliability along with a low-voltage control of field emission below 25V. With the prototype AMFED we have displayed character patterns by low-boltage pertipheral circuits of 15 V in a high vacuum chamber.

• 한국전기전자재료학회논문지
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• 제11권7호
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• pp.508-516
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• 1998

Mo-tip field emitter arrays(FEAs) were fabricated by conventional Spindt process and their life time characteristics and failure mode were evaluated. The fabricated Mo-tip FEA could generate at least $0.35\{mu} A/tip$ emission current for about 320 persistently under a constant gate bias of 140 V and was finally destroyed through self-healing mode. Thin diamond-like carbon films were coated on the M-tip by plasma-enhanced CVD and the dependence of emission properties upon the DLC thickness was investigated. By DLC coating, the turn-on voltage and emission current were appeared to be improved whereas the current fluctuation was increased in the DLC thickness range of $0~1,000\{AA}$.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제48권9호
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• pp.662-664
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• 1999

We fabricated AC-TFEL device having cone-shaped Si micro-tip reflector array based on the process which have been conventionally employed for the Si-tip field emitter array in FED system. As a result, the AC-TFEL device having a new geometrical structure could generate well concentrated visible white-light from 3600 reflectors/pixel under bipolar pulse excitation mode only by edge-emission mechanism.

• 한국진공학회:학술대회논문집
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• 한국진공학회 1997년도 제12회 학술발표회 논문개요집
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• pp.213-214
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• 1997

• 한국진공학회지
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• 제7권2호
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• pp.88-93
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• 1998

본 연구에서는 기계-화학적 연마(Chemical-Mechanical-Polishing: CMP)공정을 이용 하여 게이트 전극을 가지는 실리콘 전계방출 소자를 제작하였으며, 또한 그 전자방출 특성 을 분석하였다. 실리콘 전계방출 소자를 제작하기 위해 실리콘을 두단계로 이루어진 건식식 각과 산화공정으로 팁을 뾰족하게 만들었으며, 게이트를 형성하기 위하여 고 선택비를 가지 는 CMP공정을 사용하였으며, 연마 시간과 연마 압력의 변화로 게이트 높이와 개구의 직경 을 쉽게 조절할 수 있었다. 또한, CMP공정시 발생되는 디싱(dishing)문제를 산화막 마스킹 을 사용함으로 해결하여 자동 정렬된 게이트전극의 개구를 깨끗하게 형성할 수 있었다. 제 작된 에미터의 높이와 팁끝의 반경은 각각 1.1$\mu$m, 100$\AA$정도이며, 제작된 2809개의 팁 어 레이로 80V의 게이트전압에서 31$\mu$A의 방출전류를 얻을 수 있었다.