• 정보처리학회논문지A
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• 제9A권4호
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• pp.491-496
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• 2002

하드웨어/소프트웨어 통합설계를 위한 대부분의 분할 알고리즘들은 스케줄링을 고려하지 않기 때문에 분할결과를 스케줄 하였을 때에 시간제약을 만족하지 못한다면 재분할 해야하는 오버헤드가 있다. 분할 단계에서 스케줄링을 함께 고려하는 FDS를 응용하는 기존의 방법들은 분할 될 노드를 선택하면서 그 노드가 스케줄 되어야 하는 제어구간을 결정한다. 분할될 노드의 선택은 한 노드를 분할함으로써 상승하는 비용 또는 시간과 그 노드의 스케줄로 인해 다른 노드들의 스케줄을 방해하는 정도를 함께 고려한다. 이때, 다른 노드들의 스케줄을 방해하는 정도를 의미하는 유도 힘은 자신과 종속성을 갖는 노드들의 모든 제어구간에서 계산된다. 본 논문은 FDS를 응용하는 분할 방법으로서 노드의 스케줄 긴박도와 상대적 스케줄 긴박도를 정의하여 분할하는데, 노드들의 모빌리티 중에서 처음 제어단계와 마지막 제어단계에서의 상대적 스케줄 긴박도 계산만으로 분할을 결정하기 때문에 기존의 FDS 응용 방법에서의 유도힘 계산에 소요되는 시간복잡도를 개선한다. 벤치마크들에 대한 실험 결과는 기존의 FDS 응용 방법과 비교해서 개선된 알고리즘 실행시간을 보인다.

• 문화기술의 융합
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• 제9권6호
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• pp.967-971
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• 2023

최근에는 다양한 플랫폼 서비스가 인공지능을 활용하여 제공되고 있으며, 그 중 하나로 ChatGPT는 대량의 데이터를 자연어 처리하여 자가 학습 후 답변을 생성하는 역할을 수행하고 있다. ChatGPT는 IT 분야에서 소프트웨어 프로그래밍 분야를 포함하여 다양한 작업을 수행할 수 있는데, 특히 프로그램을 대표하는 C언어를 통해 간단한 프로그램을 생성하고 에러를 수정하는데 도움을 줄 수 있다. 이러한 능력을 토대로 C언어를 기반으로 만들어진 하드웨어 언어인 베릴로그 HDL도 ChatGPT에서 원활한 생성이 예상되지만, 베릴로그 HDL의 합성은 명령문들을 논리회로 구조 형태로 생성하는 것이기에 결과물들의 정상적인 실행 여부를 확인해야 한다. 본 논문에서는 용이한 실험을 위해 규모가 적은 논리회로들을 선택하여 ChatGPT에서 생성된 디지털회로와 인간이 만든 회로들의 결과를 확인하려 한다. 실험 환경은 Xilinx ISE 14.7로 모듈들을 모델링하였으며 xc3s1000 FPGA칩을 사용하여 구현하였다. 구현된 결과물을 FPGA의 사용 면적과 처리 시간을 각각 비교 분석함으로써 ChatGPT의 생성물과 베릴로그 HDL의 생성물의 성능을 비교하였다.

• 한국정보과학회논문지:시스템및이론
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• 제30권9호
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• pp.512-522
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• 2003

시분할 FPGA는 회로가 동작하는 중 회로의 기능을 재구성할 수 있는 동적 재구성 기능을 갖춘 FPGA 칩이다. 따라서 이러한 칩을 위한 회로 합성 기법에서는 주어진 논리 회로를 각각 다른 시간대에 수행할 여러 개의 부분회로로 분할한 후, 동일한 하드웨어 회로를 시간차를 두고 공유하도록 해야 한다. 기존의 연구에서는, 칩의 제한된 용량 문제를 해결하기 위해, 동일 시간대에 필요한 자원으로서 각 세부 함수를 수행하는 LUT(Look-Up Table)의 개수와 LUT의 출력 결과를 다른 시간대에 사용하기 위해 그 결과를 임시 저장하는데 필요한 마이크로 레지스터(micro register)의 개수를 최소화하는 데 중점을 두고 있다. 본 논문에서는 시분할 FPGA 합성용 도구 중의 하나로서 회로 구현에 필요한 메모리 원소, 즉 마이크로 레지스터의 개수에 대한 하한(lower bound)을 추정하는 기법에 대해 설명한다. 이 방법에서는 입력되는 논리 회로를 직접 합성하지 않고서도 그 회로가 필요로 하는 전체 마이크로 레지스터 개수에 대한 하한을 각각 추정함으로써 특정한 합성 기법에 관계없이 회로 구현에 필요한 최소한의 마이크로 레지스터의 개수에 대한 정보를 추출한다. 만일, 기존의 합성 결과가 본 연구에서 추정된 하한과 일치할 경우, 그 결과는 최적의 결과를 의미한다. 반면에, 하한과의 차이가 있는 경우에는 기존의 연구 결과에 비해 더 좋은 합성 결과가 존재하거나, 또는 본 연구에서 추정한 하한보다 더 좋은(큰, 정확한) 하한이 실제 존재함을 의미한다. 따라서 이러한 비교 분석을 통해, 기존 연구는 물론, 향후에 개발할 새로운 합성 방법의 결과가 최적인지, 또는 개선의 여지가 있는지를 판단하는 좋은 지표를 얻을 수 있다. 실험 결과, 추정된 하한은 기존 연구의 합성 결과와 다소 차이가 있었다. 이러한 차이는 우선, 기존의 합성 결과는 LUT 개수를 적절히 유지하는 가운데 마이크로 레지스터를 최소화한 결과인 반면, 본 하한 추정에서는 합성 가능한 모든 결과 중, LUT 개수와는 전혀 무관하게, 마이크로 레지스터 개수를 최대한 작게 사용할 합성 예를 추정하기 때문이라고 판단된다. 또 한편으로는 마이크로 레지스터 개수에 대한 하한 추정 문제 자체가 갖는 거대한 변동성과 복잡성으로 인해 제안한 추정 기법이 정밀도에 한계를 가지는 것으로 해석할 수 있으며, 다른 한편으로는 기존 연구 결과보다 더 좋은 합성 결과가 존재할 가능성이 높음을 의미하는 것으로 해석될 수 있다.

• 융합신호처리학회논문지
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• 제4권4호
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• pp.15-22
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• 2003

필름 스캐너는 기존의 광학 필름으로부터 고해상도와 고화질의 디지털 영상을 취득할 수 있는 입력 장치로, 최근 인쇄 및 편집 전문가들의 사용이 증대되고 있다. 그러나 광원 및 센서의 비선형적 특성으로 인해 원 필름 영상의 컬러와 스캔된 영상의 컬러가 일치하지 않는 문제가 발생한다. 따라서 필름 스캐너에서는 스캔된 디지털 영상에 대한 색 보정이 필수적이다. 본 논문에서는 스캔된 RGB 색공간의 데이터를 L$^{*}$ /a$^{*}$ /b$^{*}$ 색 공간으로 변환한 후 역전파 신경회로망을 이용하여 색 보정한다. 또한 TMS320C32 DSP 칩과 고해상도 라인 센서를 사용하여 R, G, B 각각 12 비트의 색분해도와 2400 dpi 급의 해상도를 갖는 필름 스캐너로 직접 구현하여 색 보정의 검증을 하였으며, 역 전파 신경망에 적용한 결과 평균 색 보정률이 79.8%로, 기존의 다항회귀법보다 43.5% 성능이 개선된 결과이다.

• Journal of Biosystems Engineering
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• 제37권4호
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• pp.225-232
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• 2012

Purpose: Accurate monitoring of information from various agricultural vehicles is one of the most important factors for appropriate management strategy of field operations. While there has been a number of study and design on applications of sensors and actuators for data acquisition and control system in tractor, incompatibility between various customized hardware and software has become a major obstacle to the universal deployment in real field operation. International standard for implementation of electronic control unit (ECU) in agricultural vehicles has becoming a mandatory requirement for inter-operation compatibility in the international trade of agricultural vehicle industries. The ISO 11783 standard is basically based upon well known communication technology designated using the controller area network (CAN) bus. While CAN bus could provide 1.0 Mbps of communication speed, the standard only recommended 250 kbps. Methods: This study presents the implementation and evaluation of ISO 11783 for tractor electronic control units (TECU)with a higher transmission rate from multiple ECU than 250 kbps. Throughput and loss rate of the developed prototype were calculated across manipulated bus load for laboratory experimental tests, and the maximum requirement of transmission rate by ISO 11873 was satisfied with lower than 60% of bus load. Results: Field tests with a TECU implemented to process messages from global positioning system (GPS) receiver resulted that the root mean square error of position information was lower than 4 m with 0.5 m/s as a travelling speed. Conclusions: Results of this study represent the utilization of the international standard ISO 11783 to providepractical developments in terms with the inter-operability of TECU.

• 대한토목학회논문집
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• 제34권5호
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• pp.1383-1393
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• 2014

최근, 급속한 컴퓨터 하드웨어의 성능 향상과 전산유체역학 분야의 이론적 발전으로, 고차 정확도의 수치기법들이 계산수리학 분야에 적용되어 왔다. 본 연구에서는 1차원 천수방정식에 대한 수치 해법으로 TVD Runge-Kutta 불연속 갤러킨(RKDG) 유한요소법을 적용하였다. 대표적인 천이류(transcritical flow)의 예로 순간적인 댐 붕괴에 의한 댐 붕괴류(dam-break flow) 흐름과 지형변화에 의한 천이류를 모의하였다. 리만(Riemann) 근사해법으로 로컬 Lax-Friedrichs (LLF), Roe, HLL 흐름률(flux) 기법을 사용하였고, 불필요한 진동을 제거하기 위하여, 기울기 제한자로서 MUSCL 제한자를 사용하였다. 개발된 모델은 1차원 댐 붕괴류와 천이류에 적용하였다. 수치해석 결과는 해석해, 수리실험 결과와 비교하였다.

• 한국실천공학교육학회논문지
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• 제1권1호
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• pp.99-105
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• 2009

Web을 이용한 컴퓨터기반의 학습은 교육을 위한 유용한 적용방법이다. 이런 방법은 애니메이션과 상호작용을 통해 제공되어 지고 복잡한 설비들은 교본을 통해 쉽게 학습할 수 없다. 웹/인터넷이 가능한 응용문제들은 원격지에서 제어되고 모니터링 될 수 있으므로 전 세계 원격지 대학, 연구소 또는 회사에서 다양한 방법으로 충분히 사용된다. 컴퓨터와 전자기술의 결합을 통한 저가의 하드웨어 개발은 이전에 비해 웹/인터넷 기반기술의 발전을 통해 특별히 교육기관을 위해 만들어졌다. 따라서 이런 분야에 적합한 기술개발은 광범위한 웹기반 교육의 확장과 이를 위한 기술개발 적절한 투자가 필수적이다. 원격 가상계측기의 응용은 실험을 통해 검증되어져야 하며 공학도를 위해 실험이 가능할 수 있도록 적용되어야 한다.

• 스마트미디어저널
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• 제1권1호
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• pp.1-9
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• 2012

본 논문에서는 Full HD TV를 위한 화질 개선 VDP( Video Display Processor)의 SoC( System on a Chip) 구현을 위한 효율적인 하드웨어 구조를 제안한다. 제안한 구조는 SoC 설계의 한 방법으로써 효율적인 버스 구조와 유연성 있는 인터페이스를 지원하여 실시간 비디오 처리를 가능하게 한다. VDP를 구성 하고 있는 비디오 IP 들은 고화질 영상 제공 및 화질 개선을 위한 목적으로 설계 되었고, 각각의 IP는 실시간성 보장 및 SoC의 하드웨어 통합을 위해서 Avalon 인터페이스가 사용되었다. 이는 설계시간을 단축하고, IP 검증과 특히 SoC를 구성하는데 있어서 IP 추가 삭제 및 변경 등이 용이함으로써 사용자의 편리성을 높여준다. 또한 SoC의 임베디드 소프트웨어는 실시간으로 비디오 세부 항목 설정 및 데이터 전송 방식 설정 등을 제어할 수 있음으로써 유연성 있는 실시간 처리 시스템을 구현할 수 있다. VDP의 SoC 구현은 CyclonIII SoPC(System on a Programmable Chip) 플랫폼 상에서 구현되었으며, 실험 결과 SD 해상도의 입력 영상을 Full HD 해상도로 변환시킴으로써 고화질 영상을 획득 할 수 있다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제6권10호
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• pp.2663-2678
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• 2012

Due to sharp depth transition, big holes may be found in the novel view that is synthesized by depth-image-based rendering (DIBR). A hole-filling method based on disparity map is proposed. One important aspect of the method is that the disparity map of destination image is used for hole-filling, instead of the depth image of reference image. Firstly, the big hole detection based on disparity map is conducted, and the start point and the end point of the hole are recorded. Then foreground pixels and background pixels are distinguished for hole-dilating according to disparity map, so that areas with matching errors can be determined and eliminated. In addition, parallaxes of pixels in the area with holes and matching errors are changed to new values. Finally, holes are filled with background pixels from reference image according to these new parallaxes. Experimental results show that the quality of the new view after hole-filling is quite well; and geometric distortions are avoided in destination image, in contrast to the virtual view generated by depth-smoothing methods and image inpainting methods. Moreover, this method is easy for hardware implementation.

• ETRI Journal
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• 제42권4호
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• pp.596-607
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• 2020

Scaling is an important operation because of the iterative nature of arithmetic processes in digital signal processors (DSPs). In residue number system (RNS)-based DSPs, scaling represents a performance bottleneck based on the complexity of intermodulo operations. To design an efficient RNS scaler for special moduli sets, a body of literature has been dedicated to the study of the well-known moduli sets {2ⁿ - 1, 2ⁿ, 2ⁿ + 1} and {2ⁿ, 2ⁿ - 1, 2ⁿ⁺¹ - 1}, and their extension in vertical or horizontal forms. In this study, we propose an efficient programmable RNS scaler for the arithmetic-friendly moduli set {2^n+p, 2ⁿ - 1, 2ⁿ⁺¹ - 1}. The proposed algorithm yields high speed and energy-efficient realization of an RNS programmable scaler based on the effective exploitation of the mixed-radix representation, parallelism, and a hardware sharing technique. Experimental results obtained for a 130 nm CMOS ASIC technology demonstrate the superiority of the proposed programmable scaler compared to the only available and highly effective hybrid programmable scaler for an identical moduli set. The proposed scaler provides 43.28% less power consumption, 33.27% faster execution, and 28.55% more area saving on average compared to the hybrid programmable scaler.