• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2003년도 춘계학술대회 논문집 센서 박막재료 반도체 세라믹
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• pp.149-153
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• 2003

Chemical mechanical polishing (CMP) technology for global planarization of multi-level inter-connection structure has been widely studied for the next generation devices. CMP process has been paid attention to planarized pre-metal dielectric (PMD), inter-layer dielectric (ILD) interconnections. Expecially, shallow trench isolation (STI) used to CMP process on essential. Recently, the direct STI-CMP process without the conventional complex reverse moat etch process has established by using slurry additive with the high selectivity between $SiO_2$ and $Si_3N_4$ films for the purpose of process simplification and n-situ end point detection(EPD). However, STI-CMP process has various defects such as nitride residue, tom oxide and damage of silicon active region. To solve these problems, in this paper, we studied the planarization characteristics using a high selectivity slurry(HSS). As our experimental results, it was possible to achieve a global planarization and STI-CMP process could be dramatically simplified. Also we estimated the reliability through the repeated tests with the optimized process conditions in order to identify the reproducibility of HSS STI-CMP process.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 하계학술대회 논문집 Vol.8
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• pp.119-120
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• 2007

반도체 공정에서 사용되는 ILD막질 중 oxy-nitrde(SiON) film은 contact etch stopper, photo공정을 위한 ARL(anti-reflection lay떠 그리고, 후속공정의 plasma damage에 대한 blocking layer로서의 역할을 담당하며 많은 공정에 널리 사용되고 있다. 그러나 막질 자체의 불완전성 (trap site, dangling bond)에 의해 cell current instability(CCI) 특성을 악화 시킬 수 있어 이에 대한 원인규명 및 대책이 요구되었다. 본 연구는 미국 S사(社) super flash memory에서 oxy-nitride 막질 증착 시의 gas flow량에 따른 CCI 특성변화를 연구하고 최적의 공정조건을 제시하고자 한다.

• 반도체디스플레이기술학회지
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• 제18권4호
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• pp.6-11
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• 2019

For a wider application of laser direct patterning, selective laser ablation of indium tin oxide (ITO) film on transparent oxide semiconductor (TOS) thin film was carried out using a diode-pumped Q-switched Nd:YVO₄ laser at a wavelength of 1064 nm. In case of the laser ablation of ITO on indium gallium zinc oxide (IGZO) film, both of ITO and IGZO films were fully etched for all the conditions of the laser beams even though IGZO monolayer was not ablated at the same laser beam condition. On the contrary, in case of the laser ablation of ITO on zinc oxide (ZnO) film, it was possible to etch ITO selectively with a slight damage on ZnO layer. The selective laser ablation is expected to be due to the different coefficient of thermal expansion (CTE) between ITO and ZnO.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.454-454
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• 2014

Silicon microwire array is one of the promising platforms as a means for developing highly efficient solar cells thanks to the enhanced light trapping efficiency. Among the various fabrication methods of microstructures, deep reactive ion etching (DRIE) process has been extensively used in fabrication of high aspect ratio microwire arrays. In this presentation, we show precisely controlled Si microwire arrays by tuning the DRIE process conditions. A periodic microdisk arrays were patterned on 4-inch Si wafer (p-type, $1{\sim}10{\Omega}cm$) using photolithography. After developing the pattern, 150-nm-thick Al was deposited and lifted-off to leave Al microdisk arrays on the starting Si wafer. Periodic Al microdisk arrays (diameter of $2{\mu}m$ and periodic distance of $2{\mu}m$) were used as an etch mask. A DRIE process (Tegal 200) is used for anisotropic deep silicon etching at room temperature. During the process, $SF_6$ and $C_4F_8$ gases were used for the etching and surface passivation, respectively. The length and shape of microwire arrays were controlled by etching time and $SF_6/C_4F_8$ ratio. By adjusting $SF_6/C_4F_8$ gas ratio, the shape of Si microwire can be controlled, resulting in the formation of tapered or vertical microwires. After DRIE process, the residual polymer and etching damage on the surface of the microwires were removed using piranha solution ($H_2SO_4:H_2O_2=4:1$) followed by thermal oxidation ($900^{\circ}C$, 40 min). The oxide layer formed through the thermal oxidation was etched by diluted hydrofluoric acid (1 wt% HF). The surface morphology of a Si microwire arrays was characterized by field-emission scanning electron microscopy (FE-SEM, Hitachi S-4800). Optical reflection measurements were performed over 300~1100 nm wavelengths using a UV-Vis/NIR spectrophotometer (Cary 5000, Agilent) in which a 60 mm integrating sphere (Labsphere) is equipped to account for total light (diffuse and specular) reflected from the samples. The total reflection by the microwire arrays sample was reduced from 20 % to 10 % of the incident light over the visible region when the length of the microwire was increased from $10{\mu}m$ to $30{\mu}m$.

• 전자공학회논문지D
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• 제36D2호
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• pp.41-47
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• 1999

본 논문에서는 플라즈마 건식 식각 공정을 모의 실험하기 위하여 셀 제거 방법을 적용하여 개발한 시뮬레이터의 성능을 보고한다. 마스크의 기하학적 형상에 의한 그림자 효과(shadow effect)를 고려하기 위한 알고리즘과, 오차의 누적을 막기 위한 알고리즘을 새로이 적용하였다. 입사하는 이온의 분포를 계산하기 위해서 해석적 모델과 몬테 카를로 방법을 모두 적용하였다. 또한 사용자가 유닉스(UNIX) 환경에서 공정 조건을 편리하게 입력할 수 있도록 그래픽 사용자 환경(graphic user interface, GUI)을 개발하였다. 개발된 3D-SURFILER(SURface proFILER)의 성능을 검증하기 위한 콘택 홀(contact hol) 구조의 시뮬레이션에서 셀의 수를 36,000($30{\times}40{\times}30$)으로 설정하여 시뮬레이션하였을 때 SUN ULTRA 1 시스템에서 약 10Mbyte의 메모리가 사용되었으며, 시뮬레이션 시간을 20분이었다. 종횡비(aspect ratio)가 1.57인 콘택 홀 구조에서 반응성 이온 식각(reactive ion etching, RIE)을 시뮬레이션하였으며, 이온의 증속 식각의 정도를 나타내는 손상 계수의 변화와 압력이 600mTorr일 때의 이온의 입사 분포에 의한 토포그래픽(topography) 진화를 시뮬레이션하였다.

• 한국재료학회지
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• 제3권4호
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• pp.327-335
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• 1993

Helmholz구성을 가진 두개의 전자석에 의해 작동되는 RF cylindrical magnetron을 사용하여 이의 플리즈마 성질을 가한 자장의 함수로 조사하고, 또한 $CHF_3$와 $CF_4/H_2$를 3mTorr의 낮은 압력하에서 사용하여 실리콘의 반응성 이온 건식식각 특성을 조사하였다. 또한 여러 자장의 크기 및 개스 분위기하에서 식각한 실리콘으로 제조한 Schottky다이오드의 전류-전압 특성으로 식각으로 인한 실리콘의 손상정도를 측정하였다. Cylindrical magnetron에 가한 자장을 증가시킴에 따라 플라즈마내이온밀도 및 분해될 개스밀도(radical density)가 직선적으로 증가하였으며 시편이 위치한 전극에 유도되는 직류 자기 바이아스 전압(dc self-bais voltage)은, 반면, 지수적인 감소를 하였다. 100Gauss부근의 자장을 가한 경우에 최대의 식각속도를 갖고 이때의 실리콘의 식각속도가 자장을 가하지 않은 경우에 비해서 5배정도로 증가하였으며, 전지적인 특성 역시 습식방법을 사용하여 식각한 실리콘에 가까운 정도의 이온 손상이 없느 식각상태를 얻을 수 있었다.

• 한국정보통신학회논문지
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• 제3권2호
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• pp.471-475
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• 1999

$N{_2}O$ 게이트 산화막을 사용한 nMOSFET가 금속 플라즈마 식각 피해에 대한 면역도가 동일한 두께의 순수한 산화막을 갖는 nMOSFET보다 향상됨을 보여준다. Area Antenna Ratio(AAR)를 증가시킴에 따라 $N{_2}O$ 산화막을 갖는 nMOSFET는 좁은 초기 분포 특성과 정전계 스트레스하에서 더 작은 열화특성을 보이는 데 이는 Si기판과 산화막 계면에서의 질소기의 영향으로 설명되어진다. 또한 $N{_2}O$ 게이트 산화막을 사용하면 순수한 게이트 산화막을 사용할 때 보다 금속 Area Antenna Ratio(AAR)과 Perimeter Area ratio(PAR) 의 최대 허용 크기를 더 증가할 수 있다. 이러한 $N{_2}O$ 게이트 산화막을 갖는 NMOSFET의 개선은 Si기판과 $N{_2}O$ 산화막 계면에 있는 질소기에 의한 계면 강도의 영향 때문으로 판단된다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권5호
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• pp.497-503
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• 2015

It is essential to acquire an accurate and simple technique for extracting the interface trap density ($D_{it}$) in order to characterize the normally-off gate-recessed AlGaN/GaN hetero field-effect transistors (HFETs) because they can undergo interface trap generation induced by the etch damage in each interfacial layer provoking the degradation of device performance as well as serious instability. Here, the frequency-dependent capacitance-voltage (C-V) method (FDCM) is proposed as a simple and fast technique for extracting $D_{it}$ and demonstrated in normally-off gate-recessed AlGaN/GaN HFETs. The FDCM is found to be not only simpler than the conductance method along with the same precision, but also much useful for a simple C-V model for AlGaN/GaN HFETs because it identifies frequency-independent and bias-dependent capacitance components.

• The Journal of Advanced Prosthodontics
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• 제6권4호
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• pp.295-301
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• 2014

PURPOSE. Numerous methods were used to etch the fiber posts to improve its bonding to root canal dentin. Our aim was to evaluate the efficacy of 37% phosphoric acid in etching fiber posts in comparison with 24% hydrogen peroxide. MATERIALS AND METHODS. Ninety human maxillary central incisors were taken and post space preparation was done. Ninety fiber posts were taken and divided into three groups (n=30) based on the surface treatment they received ($H_3PO_4$, $H_2O_2$, distilled water) and each group was further divided (n=10) based on the time period of application (15 seconds, 30 seconds, 60 seconds). All the posts were luted into canals using Rely X UniCem-2. Each tooth was then sectioned into six slices and subjected to push out test. Data obtained was subjected to statistical analysis at P<.05. The surface topography was evaluated using scanning electron microscopy. RESULTS. Highest bond strength values were noted in 15 seconds etched phosphoric acid group and 60 seconds etched hydrogen peroxide group with no significant difference between two groups. Surface topography revealed complete epoxy layer removal with no damage to its structural integrity in those groups. CONCLUSION. $H_3PO_4$ etching for a period of 15 seconds is an effective alternative in improving the adhesion of fiber post to root dentin.

• 한국진공학회:학술대회논문집
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• 한국진공학회 1998년도 제14회 학술발표회 논문개요집
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• pp.71-72
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• 1998

반도체 집적 공정의 발달로 차세대 소자용으로 30 A 이하의 극 박막 Si02 절연막이 요구되고 있으며, 현재 제품으로 50-70 A 두께의 절연막을 사용한 것이 발표되고 있다. 절연막의 두께가 앓아질수록 많은 문제가 발생할 수 있는데 그 예로 절연막의 breakdo때둥에 의한 신뢰성 특성의 악화, 절연막올 통한 direct tunneling leakage current, boron풍의 dopant 침투로 인한 소자 특성 ( (Threshold Voltage)의 불안, 전기적 stress하에서의 leakage current증가와 c charge-trap 및 피terface s쩌.te의 생성으로 인한 소자 특성의 변화 둥으로 요약 된다. 절연막의 특성올 개선하기 위해 여러 가지 새로운 공정들이 제안되었다. 그 예로, Nitrogen올 Si/Si02 계면에 doping하여 절연막의 특성을 개선하는 방법 으로 고온 열처 리 를 NH3, N20, NO 분위 기 에서 실시 하거 나, polysilicon 또는 s silicon 기판에 nitrogen올 이온 주입하여 열처리 하는 방법, 그리고 Plasma분 위기에서 Nitrogen 함유 Gas를 이용하여 nitrogen을 doping시키는 방법 둥이 연구되고 있다. 또한 Oxide cleaning 후 상온에서 성장되는 oxide를 최소화 하여 절연막의 특성올 개선하기 위하여 LOAD-LOCK을 이용하는 방법, C뼈피ng 공정의 개선올 통한 contamination 감소와 silicon surface roughness 감소 로 oxide 신뢰성올 개선하는 방법 둥이 있다. 구조적 인 측면 에 서 는 Polysilicon 의 g없n size 를 최 적 화하여 OxideIPolysilicon 의 계면 특성올 개선하는 연구와 Isolation및 Gate ETCH공정이 절연막의 특성에 미 치 는 영 향도 많이 연구되 고 있다 .. Plasma damage 가 Oxide 에 미 치 는 효과 를 제어하는 방법과 Deuterium열처리 퉁올 이용하여 Hot electron Stress하에서 의 MOS 소자의 Si/Si02 계면의 신뢰성을 개선하고 있다. 또한 극 박막 전연막의 신뢰성 특성올 통계적 분석올 통하여 사용 가능한 수명 올 예 측 하는 방법 과 Direct Tunneling Leakage current 를 고려 한 허 용 가농 한 동작 전 압 예측 및 Stress Induced Leakage Current 둥에 관해서 도 최 근 활발 한 연구가 진행되고 있다.