• 대한임베디드공학회논문지
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• 제3권1호
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• pp.19-24
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• 2008

To reduce time-to-market, more and more embedded system developers and system-on-chip designers rely on microprocessor-based design methodology. ARM processor has been a major player in this industry over the last 10 years. However, there are many restrictions on developing embedded software using ARM processor in the early design stage. For those who are not familiar with embedded software development environment or who cannot afford to have an expensive embedded hardware equipment, testing their software on a real ARM hardware platform is a challenging job. To overcome such a problem, we have designed VMA (Virtual ARM Machine), which offers easier testing and debugging environment to ARM based embedded system developers. Major benefits that can be achieved by utilizing a virtual ARM platform are (1) reducing development cost, (2) lowering the entrance barrier for embedded system novices, and (3) making it easier to test and debug embedded software designs. Unlike many other purely software-oriented ARM simulators which are independent of real hardware platforms, VMA is specifically targeted on SYS-Lab 5000 ARM hardware platform, (designed by Libertron, Inc.), which means that VMA imitates behaviors of embedded software as if the software is running on the target embedded hardware as closely as possible. This paper will describe how VMA is designed and how VMA can be used to reduce design time and cost.

• 한국항행학회논문지
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• 제14권1호
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• pp.87-92
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• 2010

항공 임베디드 시스템은 고신뢰성 설계가 매우 중요하다. 본 논문에서는 고신뢰성 항공 임베디드 시스템 연구를 위하여 Triple Modular Redundancy(TMR) 구조의 하드웨어를 설계하였다. TMR 구조의 하드웨어가 단일 프로세서 구조의 하드웨어보다 얼마나 신뢰성이 향상 되었는지를 연구하기 위하여, ARM 프로세서와 TMR ARM 프로세서의 축소된 형태의 시뮬레이션 모델을 개발하였고 각각의 신뢰성을 평가하는 연구를 수행하였다. 신뢰성 평가는 RTL을 이용한 시뮬레이션 기반 오류 주입 시뮬레이션 기법을 이용하였다. 주입된 오류별로 타겟 시스템의 상태변화를 분석하여, 오류 복구비율을 계산하였다. 실험결과 TMR ARM의 오류복구 능력은 ARM에 비해 최대 10배 이상 향상되었으며, 특히 permanent fault에서 더 강인함을 확인 하였다.

• 대한임베디드공학회논문지
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• 제6권2호
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• pp.100-107
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• 2011

As the use of mobile multimedia devices is increasing in the recent year, the needs for high-performance multimedia processors are increasing. In this regard, we propose a SIMD (Single Instruction Multiple Data) based parallel processor that supports high-performance multimedia applications with low energy consumption. The proposed parallel processor consists of 16 processing elements(PEs) and operates on a 3-stage pipelining. Experimental results for the JPEG encoding algorithm indicate that the proposed parallel processor outperforms conventional parallel processors in terms of performance and energy efficiency. In addition, the proposed parallel processor architecture was developed and verified with verilog HDL and a FPGA prototype system.

• 반도체디스플레이기술학회지
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• 제22권4호
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• pp.81-86
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• 2023

Recently, demand for embedded systems requiring low power and high specifications has been increasing, and RISC-V processors are being widely applied. RISC-V, a RISC-based open instruction set architecture (ISA), has been developed and researched by UC Berkeley and other researchers since 2010. RV32I ISA is sufficient to support integer operations such as addition and subtraction instructions, but M-extension should be defined for multiplication and division instructions. This paper proposes an RV32I, RV32IM processor, and indicates benchmark performance scores compared to an existing processor. Additionally, A non-stalling method was proposed to support a 2-stage pipelined DSP multiplier to the 5-stage pipelined RV32IM processor. Proposed RV32I and RV32IM processors satisfied a maximum operating frequency of 50 MHz on Artix-7 FPGA. The performance of the proposed processors was verified using benchmark programs from Dhrystone and Coremark. As a result, the Coremark benchmark results of the proposed processor showed that it outperformed the existing RV32IM processor by 23.91%.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 V
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• pp.2677-2680
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• 2003

This paper describes the implementation of a 4 channel embedded DVR system. It receives analog video from CCD cameras and converts to 640${\times}$480 CCIR-656 digital video by 30 frames/sec. These digital images are compressed to the wevelet transformed image using hardware codec which is capable of 350:1 real-time compression and decompression. The DVR is working on linux and it implemented on an embedded system which is based on StrongARM processor. For the interface between processor system module and image processing module, GPIO and memory control module are used, device drivers are developed. Linux kernel source is customized. This paper provides techniques of embedded system development and embedded linux porting.

• 융합신호처리학회논문지
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• 제13권2호
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• pp.83-90
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• 2012

본 논문에서는 NIOS II 임베디드 플랫폼을 기반으로 하는 지능형 영상 감시 시스템을 구현하였다. 지금까지의 입베디 드 기반의 영상 감시 시스템들은 하드웨어의 의존도가 높아 특정한 목적에 제한되는 단점이 있었다. 이러한 한계를 개 선하기 위하여, 필자들은 그 응용의 목적에 따라 폭 넓게 적용 가능한 유연성이 높은 임베디드 플랫폼을 구현하였다. 소프트웨어 중심 프로그래밍 기법의 주요 문제점인 고속 처리를 위하여, 핵심 부분인 하드웨어 플랫폼에서 SOPC형 NIOS II 임베디드 프로세서와 영상처리 알고리즘을 소프트웨어 프로그래밍과 C2H(The Altera NIOS II C-To-Hardware(C2H) Acceleration Compiler) 컴파일러를 사용하는 하드웨어 프로그래밍을 통합하여 시스템의 성능을 향상 시켰다. 그리고 NIOS II 임베디드 프로세서 플랫폼을 중심으로 각각의 디바이스 인터페이스를 통합 관리하는 서버 시스템을 구축하고, 사용자의 접근 효율을 높이기 위해 네트워크상에서 제어하는 기능을 추가하였다.본 시스템을 영상 감시를 위한 지정된 구역에 설치하여 시험하고 그 성능을 평가하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 ICEIC The International Conference on Electronics Informations and Communications
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• pp.204-208
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• 2004

Embedded business will be expanded market more and more since customers seek more wearable and ubiquitous systems. Cellular telephones, PDAs, notebooks and portable multimedia devices could bring higher microprocessor revenues and more rewarding improvements in performance and functions. Increasing battery capacity is still creeping along the roadmap. Until a small practical fuel cell becomes available, microprocessor developers must come up with power-reduction methods. According to MPR 2003, the instruction and data caches of ARM920T processor consume $44\%$ of total processor power. The rest of it is split into the power consumptions of the integer core, memory management units, bus interface unit and other essential CPU circuitry. And the relationships among CPU, peripherals and caches may change in the future. The processor working on higher operating frequency will exact larger cache RAM and consume more energy. In this paper, we propose advanced low power trace cache which caches traces of the dynamic instruction stream, and reduces cache access times. And we evaluate the performance of the trace cache and estimate the power of the trace cache, which is compared with conventional cache.

• 대한전자공학회논문지SD
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• 제47권9호
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• pp.7-13
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• 2010

본 논문은 스마트폰, 타블렛 PC와 같은 개인용 정보 단말장치 응용에 적합한 프로세서 구조를 제안한다. 고성능 내장형 프로세서 개발은 아키텍쳐의 변화가 필요하고, 오버헤드가 크기 때문에, 업계에서는 높은 동작 주파수의 고성능 내장형 프로세서의 개발에 전념하고 있다. 고성능 프로세서 구조 중 비순차 슈퍼스칼라(out-of-order superscalar)는 하드웨어 복잡도가 과도하게 증가하며, 그에 비해 성능 향상이 적으므로 내장형 응용에 적합하지 않다. 따라서 하드웨어 복잡도가 낮은 고성능 내장형 프로세서 구조의 개발이 필요하다. 본 논문에서는 스칼라, 슈퍼스칼라, 멀티프로세서 방식에 비하여 복잡도가 낮은 새로운 SMT(Simultaneous Multi-Threading) 구조를 제안한다. 최근의 개인용 정보단말기는 많은 작업을 동시에 수행하기 때문에, SMT나 CMP는 이에 적합한 구조라 할 수 있다. 또한, 시뮬레이션 결과 SMT는 여러 프로세서 구조 중 가장 효율이 높은 프로세서로 보인다.

• Journal of Platform Technology
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• 제8권4호
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• pp.11-19
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• 2020

자율주행 환경은 실시간으로 상황이 급변하기 때문에 동적 객체인식 알고리즘이 반드시 필요하다. 또한, 자율주행자동차에 내장된 센서와 제어모듈이 증가하면서 중앙제어장치의 부하가 급격히 증가하고 있다. 중앙제어장치의 부하를 줄이기 위해서 단일 센서에서 출력되는 데이터의 최적화가 필요하다. 본 연구는 라이다에 탑재된 임베디드 프로세서를 기반으로 한 동적 객체인식 알고리즘을 제안한다. 라이다에서 출력되는 포인트클라우드 기반 객체인식을 위한 오픈소스들이 존재하지만, 대부분 고성능 프로세서를 요구한다. 라이다에 탑재된 임베디드 프로세서는 리소스 제약 때문에 기능 구현을 위한 최적화 된 아케텍처가 반드시 필요하다. 본 연구에서는 자율주행자동차를 위한 라이다 임베디드 프로세서 기반 동적 객체인식 아키텍처를 설계하고, 포인트클라우드 크기와 객체인식 처리 지연시간의 상관관계를 분석하였다. 제안하는 객체인식 아키텍처는 포인트클라우드 크기가 증가함에 따라 객체인식 처리 지연시간이 증가하였고, 특정한 지점에서 프로세서의 과부하가 발생하여 포인트를 처리하지 못하는 현상이 발생하였다.

• ETRI Journal
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• 제25권3호
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• pp.171-178
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• 2003

To improve the detection performance of surveillance radars with polarization diversity, we developed an adaptive polarimetric processor and compared it with other polarimetric processors. We derived our adaptive polarimetric processor, called the polarization discontinuity detector (PDD), from the generalized likelihood ratio (GLR) test principle for the unspecified target component. We derived closed-form expressions of its probabilities of detection and false alarm, and compared its performance to that of the adaptive polarization canceller (APC) and Kelly's GLR processor. The PDD had a performance similar to Kelly's GLR in Gaussian clutter, and both the PDD and Kelly's GLR, which have embedded constant false alarm rates (CFARs), outperformed the APC, especially when the target polarization state was close to the clutter's polarization state. The important difference is that the PDD is much simpler than Kelly's GLR for hardware/software implementation, because the PDD does not require a costly two-parameter filter bank to cover the unknown target polarization state as Kelly's GLR does.