• 대한전자공학회논문지SP
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• 제43권1호
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• pp.101-108
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• 2006

이 논문에서는 64-Point FFT Radix-4 알고리즘을 DA(Distributed Arithmetic)연산을 이용하여 효율적으로 나비연산 구조를 설계할 수 있음을 보였다. 기존의 convolution 연산에 사용되어 왔던 DA연산이 FFT 나비연산의 트위들 계산에도 효과적으로 사용될 수 있음을 보였다. 제안된 DA 나비연산 구조를 Verilog HDL 코딩으로 구현한 결과, 기존의 승산기를 사용한 나비연산 구조와 비교하여 $61.02\%$의 cell area 감소 효과를 보였다. 또한 제안된 나비연산 구조를 파이프라인 구조에 적용하여 지연변환기와 함께 사용한 전체 64-point Radix-4 FFT 구조의 Verilog-HDL 코딩을 기존의 승산기를 사용한 구조의 코딩과 비교한 결과, $46.1\%$의 cell area 감소효과를 볼 수 있었다. 따라서 제안된 FFT 구조는 DMB용 OFDM 모뎀과 같은 큰 크기의 FFT에 효율적으로 사용될 수 있는 구조가 될 것이다.

• 대한전자공학회논문지TC
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• 제47권12호
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• pp.31-38
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• 2010

이 논문에서는 디지털 필터의 저전력 구현을 위한 새로운 DA(Distributed Arithmetic) 필터 구조를 제안한다. 제안된 구조는 입력샘플 비트 포맷에서 수직 방향으로 연산하는 기존의 DA 구조와는 달리 입력샘플 비트를 수평 방향으로 연산하여 ROM이 필요 없으며 Modified booth 알고리즘의 작용이 가능한 저전력 필터 구조이다 이와 더불어 제안된 필터 구조는 ROM이 필요 없게 되므로 고정된 필터 계수용 필터 뿐 아니라 변하는 필터계수를 갖는 필터 구현에 적용이 가능하다. 제안된 DA 구조와 기존의 DA 구조를 사용하여 20 탭 필터를 Verilog-HDL을 사용하여 구현하였으며, Synopsis로 논리합성한 결과 기존 구조에 비하여 41.6%의 구현 면적 감소효과를 얻을 수 있었다.

• 대한전기학회논문지:시스템및제어부문D
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• 제53권9호
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• pp.657-662
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• 2004

The low-power design of the digital hearing aid is indispensable to achieve the compact portable device with long battery duration. In this paper, new low-power adaptive filter structure is proposed based on distributed arithmetic(DA). By modifying the DA technique, the proposed decimation filter structure can significantly reduce the power consumption and implementation area. Through Verilog-HDL coding, cell occupation of the proposed structure is reduced to 33.49% in comparison with that of the conventional multiplier structure. Since Verilog-HDL simulation processing time of the two structures are same, it is assumed that the power consumption or implementation area is proportional to the cell occupation in the simulation.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2000년도 봄 학술발표논문집 Vol.27 No.1 (A)
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• pp.30-32
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• 2000

내적을 계산하는데 있어서 Distributed Arithmetic(DA)을 사용하면 곱셈기를 사용하는 것보다 소비전력 및 크기를 효율적으로 줄일 수 있고, 고속동작이 가능한 회로구현이 쉽기 때문에 신호처리 시스템 설계에 많이 사용하고 있다. DA에는 롬-기반 DA와 가산기-기반 DA를 이용한 방법이 있는데, 가산기-기반 DA는 Sharing property와 계수의 Spare non-zero bit property를 최대한 이용하여 설계가 가능하기 때문에 크기 및 동작속도 측면에서 효율적인 구현이 가능하다. 본 논문에서는 가산기-기반 DA의 이러한 특성을 최대한 이용하여 멀티미디어 신호처리에 적합한 DCT/IDCT 프로세서를 설계하였고 다른 구조 및 롬-기반 DA와 비교 평가해본 결과 크기 및 속도 측면에서 효율적인 결과를 얻었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.821-824
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• 1999

In distributed arithmetic-based architecture for an inner product between two length-N vectors, the size of the ROM increases exponentially with N. Moreover, the ROMs are generally the bottleneck of speed, especially when their sire is large. In this paper, a ROM size reduction technique for DA (Distributed Arithmetic) is proposed. The proposed method is based on modified OBC (Offset Binary Coding) and control circuit reduction technique. By simulations, it is shown that the use of the proposed technique can result in reduction in the number of gates up to 50%.

• 한국통신학회논문지
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• 제25권3B호
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• pp.584-591
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• 2000

본 논문에서는 벡터의 내적에 사용되는 Distributed Arithmetic의 ROM 면적을 줄일 수 있는 방법을 제시한다. 제안된 방법을 이용하여 만든 ROM table은 그 크기가 기존 방법에 비해 반으로 감소되며 새로 생성된 ROM table에 같은 방법을 반복 적용함으로써 그 크기를 계속 1/2씩 감소시킬 수 있다. 반면에 ROM table을 반으로 줄일 때마다 논리회로의 첨가로 인한 하드웨어의 증가와 critical path의 증가가 발생하는데, 이들 오버헤드를 최소화할 수 있는 방법과 전체적인 면적 감소 효과를 극대화 할 수 있는 방법을 함께 제시한다. 제시한 방법을 적용함으로써 약 50%까지의 하드웨어를 감소시킬 수 있음을 예를 통하여 보인다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2004년도 ICCAS
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• pp.1577-1580
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• 2004

This paper proposes a design and implementation of transversal adaptive digital filter using LMS (Least Mean Squares) adaptive algorithm. The filter structure is based on Distributed Arithmetic (DA) which is able to calculate the inner product by shifting and accumulating of partial products and storing in look-up table, also the desired adaptive digital filter will be multiplierless filter. In addition, the hardware implementation uses VHDL (Very high speed integrated circuit Hardware Description Language) and synthesis using FLEX10K Altera FPGA (Field Programmable Gate Array) as target technology and uses Leonardo Spectrum and MAX+plusII program for overall development. The results of this design are shown that the speed performance and used area of FPGA. The experimental results are presented to demonstrate the feasibility of the desired adaptive digital filter.

• 대한전자공학회논문지SP
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• 제44권5호
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• pp.84-93
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• 2007

이 논문에서는 고속 FFT 구현을 위한 Radix-8 구조를 제안한다. 제안 FFT 구조의 핵심은 Radix-8 DIF(Decimation In Frequency) 나비연산기 구조이다. Radix-8 알고리즘은 고속처리는 가능하나 구현면적이 증가하는 단점이 있는데, 제안 구조는 곱셈연산을 DA(Distributed Arithmetic) 방식을 사용하여 구현함으로써 구현 면적이 증가하는 것을 줄일 수 있었다. 64-point FFT에 대하여 기존의 Radix-4 나비연산기와 제안된 Radix-8 나비연산기를 각각 사용하여 구현한 결과 구현면적이 49.2%가 증가하였다. 즉, Throughput을 2배로 증가시키기 위하여 하드웨어는 49.2%만 증가함을 Verilog-HDL 코딩을 통하여 확인하였다. 또한 기존 구조와 제안 구조가 같은 Throughput을 얻는 경우에는 전력소모가 25.4%가 감소하게 된다. 따라서 제안된 나비연산기를 사용하는 FFT 구조는 고속/저전력 FFT를 필요로하는 OFDM용 통신단말기에 사용될 수 있다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2004년도 ICCAS
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• pp.758-761
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• 2004

This paper proposes a design and implementation of multiplierless digital PID (Proportional-Integral-Derivative) controller using FPGA (Field Programmable Gate Array) for controlling the speed of DC motor in digital system. The multiplierless PID structure is based on Distributed Arithmetic (DA). The DA is an efficient way to compute an inner product using partial products, each can be obtained by using look-up table. The PID controller is designed using MATLAB program to generate a set of coefficients associated with a desired controller characteristics. The controller coefficients are then included in VHDL (Very high speed integrated circuit Hardware Description Language) that implements the PID controller onto FPGA. MATLAB program is used to activate the PID controller, calculate and plot the time response of the control system. In addition, the hardware implementation uses VHDL and synthesis using FLEX10K Altera FPGA as target technology and use MAX+plusII program for overall development. Results in design are shown the speed performance and used area of FPGA. Finally, the experimental results can be shown when compared with the simulation results from MATLAB.

• 전자공학회논문지B
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• 제33B권1호
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• pp.153-160
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• 1996

본 논문에서는 이산시간 cellular 신경회로망(DTCNN)의 효율적인 디지털 하드웨어 구조를 제안한다. DTCNN은 셀간의 연결 형태를 결정하는 템플릿(template)내에서 국소적이며 공간 불변적인 특징을 가진다. 이와 같은 DTCNN의 특징과 분산연산 방식을 결합하여 간단한 하드웨어와 적은 연결선으로 DTCNN 하드웨어를 구현하였다. 또한 분산연산의 특징인 비트별 연산 방식을 사용하여 셀 간의 연결을 위한 넓은 버스 폭을 단일 비트로 줄였다. 본 논문에서는 제안한 구조를 프로그래밍이 가능한 FPGA를 사용하여 가변적인 구조를 갖는 DTCNN 보드로 구현하였다.