• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(1)
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• pp.361-364
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• 2000

One of the problems using DCR(Direct Conversion Receiver) are DC offset, poor channel selectivity. APDP(Anti Parallel Diode Pair) can be good candidate for DCR frequency mixer due to its inherent End harmonic suppression. APDP shows good IP2 and DC suppression. This paper describe single APDP LO power characteristics, IP2, and receiver structure utilizing APDP frequency mixer

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2000년도 종합학술발표회 논문집 Vol.10 No.1
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• pp.154-157
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• 2000

One of the problems using DCR(Direct Conversion Receiver) type architecture are DC offset, Poor channel selectivity. APDP(Anti Parallel Diode Pair) can be mood candidate for the DCR frequency mixer due to its inherent 2nd harmonic suppression. APDP shows good IP2 and DC suppression. This paper describes single APDP LO power characteristics, IP2, and receiver structure utilizing APDP frequency mixer.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2002년도 정기총회 및 학술대회
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• pp.9-14
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• 2002

Direct-conversion receiver(DCR) architecture has superior advantages in size, cost, and power over superheterodyne receiver architectures. However, the use of direct-conversion receiver architecture has been limited due to the direct-current offset noise. The ac coupling, which is used to overcome the direct-current offset noise, causes an inter-symbol interference(ISI), whose effects can be effectively mitigated using an equalizer. In this paper, the performance of a direct-conversion receiver with ac coupling in the presence of direct-current offset is analyzed via computer simulation. The simulation result shows that by using decision feedback equalizer with LMS(Least Mean Square) algorithm, signal-to-noise ratio loss of the direct-conversion receiver compared to the idea receiver can be reduced to less than 1㏈ for corner frequencies as large as 10% of the symbol rate.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권5호
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• pp.595-604
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• 2016

Utilizing a standard 130-nm CMOS process, a RF frontend is designed at 24 GHz for automotive collision avoidance radar application. Single IF direct conversion receiver (DCR) architecture is adopted to achieve high integration level and to alleviate the DCR problem. The proposed frontend is composed of a two-stage LNA and downconversion mixers. To save power consumption, and to enhance gain and linearity, stacked NMOS-PMOS $g_m$-boosting technique is employed in the design of LNA as the first stage. The switch transistors in the mixing stage are biased in subthreshold region to achieve low power consumption. The single balanced mixer is designed in PMOS transistors and is also realized based on the well-known folded architecture to increase voltage headroom. This frontend circuit features enhancement in gain, linearity, and power dissipation. The proposed circuit showed a maximum conversion gain of 19.6 dB and noise figure of 3 dB at the operation frequency. It also showed input and output return losses of less than -10 dB within bandwidth. Furthermore, the port-to-port isolation illustrated excellent characteristic between two ports. This frontend showed the third-order input intercept point (IIP3) of 3 dBm for the whole circuit with power dissipation of 6.5 mW from a 1.5 V supply.

• 한국정보통신학회논문지
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• 제13권11호
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• pp.2267-2272
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• 2009

본 논문에서는 다층형 결합 선로를 이용한 6-단자 위상 상관기와 동일한 구조를 갖는 반송파 복원기 그리고 위상 변위기를 갖는 일원화된 6-단자 직접변환 수신 전처리부를 설계 제작한다. 전력 분배기와 하이브리드 결합기로 구성되는 6-단자 소자는 다층형 결합 선로 구조로 이루어지며, 수신부 위상 상관기와 반송파 복원기 그리고 위상 변위기의 기본 구조 요소로 작용한다. 다층형 결합 선로 구조로 구성되는 일원화된 수신 전처리부는 구성이 간단하고 집적화가 용이하다. 설계 제작된 다층형 결합 구조 6-단자 수신 전처리부는 일정한 반송파 신호를 재생하고, PSK 전송 신호를 복원한다.

• ETRI Journal
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• 제36권1호
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• pp.12-21
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• 2014

In this paper, we propose a new digital blind in-phase/quadrature-phase (I/Q) mismatch compensation technique for image rejection in a direct-conversion receiver (DCR). The proposed image-rejection circuit adopts DC offset cancellation and a sign-sign least mean squares (LMS) algorithm with a unique step size adaptation both for a fast and precise I/Q mismatch estimation. In addition, several performance-optimizing design considerations related to accuracy, speed, and hardware simplicity are discussed. The implementation of the proposed circuit in an FPGA results in an image-rejection ratio (IRR) of 65 dB, which is the best performance with modulated signals, along with an adaptation time of 0.9 seconds, which is a tenfold increase in the compensation speed as compared to previously reported circuits. The proposed technique will be a promising solution in the area of image rejection to increase both the speed and accuracy of future DCRs.

• 전자공학회논문지
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• 제51권11호
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• pp.3-10
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• 2014

무선 통신 시스템의 집적화 및 비용 절감을 위해 복잡한 필터를 사용하는 헤테로다인 수신기 대신 직접 변환 수신기가 재조명되고 있다. 이에 따라 직접 변환 수신기의 성능 저하 요인을 개선하기 위한 방법 중 하나로 I/Q 불균형 문제, 즉 실수부와 허수부의 진폭, 위상 불일치 개선을 위한 연구가 진행되었다. 그러나 기존 협대역 시스템 중심의 연구에서 크게 고려하지 않아도 되었던 저역 통과 필터의 불일치 문제가 통신 시스템의 광대역화 추세에 따라 직접 변환 수신기의 I/Q 불균형 현상에 심각한 영향을 미칠 수 있게 되었다. 이에 따라 본 연구에서는 10MHz의 광대역 신호를 발생시켜 중심 주파수로부터 각각 ${\pm}8MHz$로 이동시켜 필터 불일치에 의한 영향이 주파수 선택적으로 나타남을 확인하고, 기존의 I/Q 불균형 모델링에서 주로 다루었던 진폭, 위상 불일치에 더하여 필터 불일치 모델링을 추가하였다. 또한 각 불일치 요소를 제거하기 위한 보상 방법을 제시하였다. 모의실험을 통해, 제안한 I/Q 불균형 보상기는 필터 불일치가 존재하는 상황에서 주파수에 따른 신호 왜곡의 차이를 보상함을 확인하였다.

• 한국전자파학회논문지
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• 제14권10호
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• pp.1104-1111
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• 2003

본 논문에서는 직접 변환 방식의 수신기에서 발생하는 I 채널 및 Q 채널 간의 이득 및 위상 불일치를 보상하는 방법에 대해서 기술한다. 직접 변환 방식의 복조기에서의 이득 및 위상 불일치를 가변 스텝(Variable Step-size) 적응적 루프를 이용하여 블라인드(blind) 등화 방식으로 보상하는 알고리즘을 된 논문에서 제안한다. 이득 및 위상 불일치를 보상하기 위해 일반적인 블라인더 등화 기법을 이용할 경우 루프 이득에 따라 수렴속도와 지터(jitter) 영향이 trade-off 관계에 있다. 본 논문에서는 이들 문제를 극복하기 위하여 적응적 루프의 이득을 오차에 따라 가변 하는 방법을 제시한다. 본 논문에서는 가변 스텝 적응적 루프를 이용하여 빠른 수렴속도와 지터의 영향을 줄이도록 하는 방법을 제시하였고, 모의실험을 통하여 신호 손실 보상과 수렴 속도의 향상을 확인한다.

• 한국전자파학회논문지
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• 제18권1호
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• pp.15-23
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• 2007

본 논문에서는 six-port 위상 상관기와 신호 검파부 그리고 I 및 Q 채널 신호를 복조하는 간단한 구조를 갖는 six-port 직접 변환 QPSK 수신기를 설계하고 제작하였다. Six-port 위상 상관기의 출력 단자간 출력 위상 신호를 해석하고, 출력 단자 신호 간 $90^{\circ}C$ 위상 관계로부터 QPSK신호를 복조하는 간단한 회로의 직접 변환 수신기 구조를 갖는다. Six-port 위상 상관기는 $90^{\circ}C$ 하이브리드 branch line 및 전력 분배기를 가지며, $11.7{\sim}12.0\;GHz$ 주파수 대역에서 설계된 six-port 위상 상관기의 출력 신호는 $^{\circ}$ 이내의 양호한 위상 오차 특성을 갖는다. 또한 직접 변환 수신기 구성 소자간 양호한 정합도 및 진폭 특성에 의해 약 $5^{\circ}$ 이내의 위상 오차를 갖는 I, Q 데이터를 복원하였다.

• 한국정보통신학회논문지
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• 제14권5호
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• pp.1071-1077
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• 2010

본 논문에서는 집중 소자형 6단자 위상 상관기 구조를 설계 제작하고, 이를 바탕으로 집중 소자형 6단자 위상 상관기를 이용한 L-대역 직접변환 수신 성능을 분석하였다. 제작된 L-대역 집중 소자형 6단자 위상 상관기 소자는 저항형 전력 분배기와 twist-wire 동축케이블을 사용하였으며, 낮은 대역에서 소형화 구조가 가능하고, 광역 특성을 갖는다. 집중 소자형 6단자 위상 상관기를 사용한 L-대역 직접변환 수신 성능은 집중 소자형 6단자 위상 상관기의 LO 단자와 RF 입력 단자에 각각 중심 주파수가 1.69 GHz이고 전력이 -20 dBm인 LO 신호와 QPSK 신호를 입력하여 측정하였다. 집중 소자형 6단자 위상 상관기를 사용한 직접변환 구조는 양호한 I/Q 디지털 신호를 복원할 수 있었다.