• 제목/요약/키워드: direct conversion receiver

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Design and Analysis of Linear Channel-Selection Filter for Direct Conversion Receiver

  • Jin, Sang-Su;Ryu, Seong-Han;Kim, Hui-Jung;Kim, Bum-Man;Lee, Jong-Ryul
    • JSTS:Journal of Semiconductor Technology and Science
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    • 제4권4호
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    • pp.293-299
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    • 2004
  • An active RC 2nd order Butterworth filter suitable for a baseband channel-selection filter of a direct conversion receiver is presented. The linearity of the 2nd order Butterworth filter is analyzed. In order to improve the linearity of the filter, the operational amplifiers should have a high linear gain and low 3rd harmonic, and the filter should be designed to have large feedback factor. This second order Butterworth filter achieves-14dBV in-channel (400kHz, 500kHz) IIP3, +29dBV out-channel (10MHz, 20.2MHz) IIP3 and 15.6 $nV/\sqrt{Hz}$ input-referred noise and dissipates 10.8mW from a 2.7-V supply. The analysis and experimental results are in good agreement

한글 NAVTEX시뮬레이터 설계 및 구현에 관한 연구 (A Study on Design and Implementation of Hangul-NAVTEX Simulator)

  • 이헌택;김기문
    • 한국정보통신학회논문지
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    • 제3권4호
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    • pp.819-830
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    • 1999
  • NAVTEX system is an international automated direct-printing service, broadcast on 5181kHz and 490kHz, for the promulgation of navigational and meteorological warnings and urgent information to ships. With our government's adoption of the international convention for SAR(Search and Rescue) in 1993, various trials for the installation of NAVTEX system have been executed by the government committee, relating laboratory and experts. An important consideration of the installation for NAVTEX system is the availability that could broadcast messages written in korean letter. Also, the receiver which can process the signal demodulated from the two frequencies, 518kHz and 490kHz, should be developed and supplied in domestic. In this paper, the code table and algorithm for conversions between NAVTEX characters and Korean Letters are studied, and signal processing techniques of code conversion are developed. Circuit design and implementation of the NAVTEX simulator using the Direct Digital Synthesizer are discussed, code conversion algorithm and signal processing technique of the NAVTEX transmission are programmed in its circuits. For evaluating the its functional characteristics, receiving module which has I-Q channel structure is designed. From the measurements of simulator, the characteristics show the frequency stability of the $(\pm)2Hz$ and Spurious free dynamic range is -63dBc. And the simulator can generate simultaneously wanted signal and several interfere signals. So, its capability is valuable for designers of the transmitting system and NAVTEX receiver, for provider as testing facilities of the type approval.

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Quadrature VCO as a Subharmonic Mixer

  • Oh, Nam-Jin
    • International journal of advanced smart convergence
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    • 제10권3호
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    • pp.81-88
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    • 2021
  • This paper proposes two types of subharmonic RF receiver front-end (called LMV) where, in a single stage, quadrature voltage-controlled oscillator (QVCO) is stacked on top of a low noise amplifier. Since the QVCO itself plays the role of the single-balanced subharmonic mixer with the dc current reuse technique by stacking, the proposed topology can remove the RF mixer component in the RF front-end and thus reduce the chip size and the power consumption. Another advantage of the proposed topologies is that many challenges of the direct conversion receiver can be easily evaded with the subharmonic mixing in the QVCO itself. The intermediate frequency signal can be directly extracted at the center taps of the two inductors of the QVCO. Using a 65 nm complementary metal oxide semiconductor (CMOS) technology, the proposed subharmonic RF front-ends are designed. Oscillating at around 2.4 GHz band, the proposed subharmonic LMVs are compared in terms of phase noise, voltage conversion gain and double sideband noise figure. The subharmonic LMVs consume about 330 ㎼ dc power from a 1-V supply.

저역 통과 필터 불일치를 포함한 직접 변환 수신기의 I/Q 불균형 보상 기법 (I/Q Imbalance Compensation Method for the Direct Conversion Receiver with Low Pass Filter Mismatch)

  • 윤선희;안재민
    • 전자공학회논문지
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    • 제51권11호
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    • pp.3-10
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    • 2014
  • 무선 통신 시스템의 집적화 및 비용 절감을 위해 복잡한 필터를 사용하는 헤테로다인 수신기 대신 직접 변환 수신기가 재조명되고 있다. 이에 따라 직접 변환 수신기의 성능 저하 요인을 개선하기 위한 방법 중 하나로 I/Q 불균형 문제, 즉 실수부와 허수부의 진폭, 위상 불일치 개선을 위한 연구가 진행되었다. 그러나 기존 협대역 시스템 중심의 연구에서 크게 고려하지 않아도 되었던 저역 통과 필터의 불일치 문제가 통신 시스템의 광대역화 추세에 따라 직접 변환 수신기의 I/Q 불균형 현상에 심각한 영향을 미칠 수 있게 되었다. 이에 따라 본 연구에서는 10MHz의 광대역 신호를 발생시켜 중심 주파수로부터 각각 ${\pm}8MHz$로 이동시켜 필터 불일치에 의한 영향이 주파수 선택적으로 나타남을 확인하고, 기존의 I/Q 불균형 모델링에서 주로 다루었던 진폭, 위상 불일치에 더하여 필터 불일치 모델링을 추가하였다. 또한 각 불일치 요소를 제거하기 위한 보상 방법을 제시하였다. 모의실험을 통해, 제안한 I/Q 불균형 보상기는 필터 불일치가 존재하는 상황에서 주파수에 따른 신호 왜곡의 차이를 보상함을 확인하였다.

A 3.1 to 5 GHz CMOS Transceiver for DS-UWB Systems

  • Park, Bong-Hyuk;Lee, Kyung-Ai;Hong, Song-Cheol;Choi, Sang-Sung
    • ETRI Journal
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    • 제29권4호
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    • pp.421-429
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    • 2007
  • This paper presents a direct-conversion CMOS transceiver for fully digital DS-UWB systems. The transceiver includes all of the radio building blocks, such as a T/R switch, a low noise amplifier, an I/Q demodulator, a low pass filter, a variable gain amplifier as a receiver, the same receiver blocks as a transmitter including a phase-locked loop (PLL), and a voltage controlled oscillator (VCO). A single-ended-to-differential converter is implemented in the down-conversion mixer and a differential-to-single-ended converter is implemented in the driver amplifier stage. The chip is fabricated on a 9.0 $mm^2$ die using standard 0.18 ${\mu}m$ CMOS technology and a 64-pin MicroLead Frame package. Experimental results show the total current consumption is 143 mA including the PLL and VCO. The chip has a 3.5 dB receiver gain flatness at the 660 MHz bandwidth. These results indicate that the architecture and circuits are adaptable to the implementation of a wideband, low-power, and high-speed wireless personal area network.

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WLAN 및 Mobile WiMAX를 위한 2.3-2.7 GHz 대역 이중모드 CMOS RF 수신기 (A 2.3-2.7 GHz Dual-Mode RF Receiver for WLAN and Mobile WiMAX Applications in $0.13{\mu}m$ CMOS)

  • 이성구;김종식;김영조;신현철
    • 대한전자공학회논문지SD
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    • 제47권3호
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    • pp.51-57
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    • 2010
  • IEEE 802.11n 기반 무선 LAN과 IEEE 802.16e 기반 Mobile WiMAX에 적용할 수 있는 이중모드 직접 변환 수신기를 $0.13\;{\mu}m$ RF CMOS 공정을 이용하여 설계하였다. 설계된 직접 변환 수신기는 2.3-2.7 GHz의 주파수 범위에서 동작을 한다. 저잡음 증폭기에 Current Steering 기술을 사용하여 전체 이득의 크기를 3 단계로 조절이 가능하게 하였다. 플리커 잡음 영향을 낮추기 위해 믹서에 Current Bleeding 기술을 사용하였다. 믹서 LO를 위한 I/Q 위상 신호 발생을 위해 주파수 2-분주회로를 포함하였다. 제작된 직접 변환 수신기는 1.4V의 공급 전원에서 LO 버퍼를 포함하여 56 mA를 사용하며, 32 dB의 전력이득과 4.8dB의 잡음지수, 그리고 +6 dBm의 출력 $P_{1dB}$를 가진다.

낮은 LO 전력 구동 특성을 갖는 4-Port 직접 변환 수신기 (4-Port Direct Conversion Receiver for BPSK Demodulation)

  • 조익균;이요셉;나원;유종원;이문규
    • 한국전자파학회논문지
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    • 제19권2호
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    • pp.181-190
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    • 2008
  • 본 논문에서는 BPSK 수신기를 제작함에 있어서 기존에 사용하던 6-port 수신기를 대신하여 4-port 수신기를 이용할 수 있음을 제안한다. 위의 수신기를 제작함에 있어서 1 Mbps의 데이터 율을 가지는 임의의 신호를 입력으로 사용하였고, 중심 주파수는 2.45 GHz에서 동작하는 직접 변환 수신기를 제작하였다. 수신기의 비교기는 OPA-847을 사용하여 제작하였다. 위의 실험을 바탕으로 BPSK 수신기 제작에 있어서 4-port수신기의 동작 특성이 6-port 수신기 만큼의 효과를 나타냄을 보인다.

2.4 GHz 저전력 차동 직접 변환 CMOS RF 수신기를 위한 새로운 하이브리드 발룬 회로 (A Novel Hybrid Balun Circuit for 2.4 GHz Low-Power Fully-differential CMOS RF Direct Conversion Receiver)

  • 장신일;박주봉;신현철
    • 대한전자공학회논문지SD
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    • 제45권4호
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    • pp.86-93
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    • 2008
  • 2.4 GHz 대역 완전차동 직접변환 수신기를 위한 저전력, 저잡음, 고선형성을 가지는 새로운 구조의 하이브리드 발룬(Hybrid Balun) 회로를 제안한다. 제안된 하이브리드 발룬은 수동형 트랜스포머(Passive Transformer)와 손실 보상용 보조 증폭기(Loss-compensating Auxiliary Amplifiers)로 구성된다. 트랜스포머와 보상용 증폭기 사이의 신호의 분리와 결합에 대한 설계 이슈들을 제시하였다. $0.18{\mu}m$ 공정으로 제작된 하이브리드 발룬은 수동형 발룬에 비해 2.4 GHz 대역에서 이득은 2.8 dB 높고 잡음지수는 1.9 dB 낮으며, 측정된 IIP3는 +23 dBm 이다. 전체 전력소모는 1.2 V 전원 전압에서 0.67 mA로서 저전력으로 구현되었다. 하이브리드 발룬 기술을 적용하여 설계된 무선센서노드용 CMOS 직접변환 수신기는 수동형 발룬을 사용했을 때 비해 0.82 mW의 추가 전력소모만으로 전체 잡음 지수를 현저히 낮출 수 있음을 확인하였다.

Optimization of Low Power CMOS Baseband Analog Filter-Amplifier Chain for Direct Conversion Receiver

  • Lee, Min-Kyung;Kwon, Ick-Jin;Lee, Kwy-Ro
    • JSTS:Journal of Semiconductor Technology and Science
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    • 제4권3호
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    • pp.168-173
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    • 2004
  • A low power CMOS receiver baseband analog circuit based on alternating filter and gain stage is reported. For the given specifications of the baseband analog block, optimum allocation of the gain, IIP3 and NF of the each block was performed to minimize current consumption. The fully integrated receiver BBA chain is fabricated in $0.18\;{\mu}m$ CMOS technology and IIP3 of 30 dBm with a gain of 55 dB and noise figure of 31 dB are obtained at 4.86 mW power consumption.

Introducing Software Defined Radio to 4GWireless: Necessity, Advantage, and Impediment

  • Zamat, Hassan;Nassar, Carl R.
    • Journal of Communications and Networks
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    • 제4권4호
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    • pp.344-350
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    • 2002
  • This work summarizes the current state of the art in software radio for 4G systems. Specifically, this work demonstrates that classic radio structures, e.g., heterodyne reception, homodyne reception, and their improved implementations, are inadequate selections for multi-mode reception. This opens the door to software defined radio, a novel reception architecture which promises ease in multi-band, multi-protocol design. The work presents the many advantages of such an architecture, including flexibility, reduced cost via component reduction, and improved reliability via, e.g., the elimination of environmental instability. The work also explains the limitations that currently curtail the widespread use of SDR, including issues surrounding A/D converters, management of software and power, and clock generation. This provides direction for future research to enable the broad applicability of SDR in 4G cellular and beyond.