• ETRI Journal
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• 제39권3호
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• pp.301-309
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• 2017

In this paper, we propose a parallelization method for a High Efficiency Video Coding (HEVC) deblocking filter with transform unit (TU) split information. HEVC employs a deblocking filter to boost perceptual quality and coding efficiency. The deblocking filter was designed for data-level parallelism. In this paper, we demonstrate a method of distributing equal workloads to all cores or threads by anticipating the deblocking filter complexity based on the coding unit depth and TU split information. We determined that the average time saving of our proposed deblocking filter parallelization method has a speed-up factor that is 2% better than that of the uniformly distributed parallel deblocking filter, and 6% better than that of coding tree unit row distribution parallelism. In addition, we determined that the speed-up factor of our proposed deblocking filter parallelization method, in terms of percentage run-time, is up to 3.1 compared to the run-time of the HEVC test model 12.0 deblocking filter with a sequential implementation.

• 한국정보통신학회논문지
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• 제11권4호
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• pp.766-772
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• 2007

H.264/AVC는 블록킹 현상을 제거하기 위해 디블록킹 필터를 채용한 영상 이미지의 압축을 위한 새로운 국제 표준이다. 본 논문에서는 H.264/AVC에 존재하는 디블록킹 필터의 효율적인 아키텍처를 제안한다. 이웃한 $4{\times}4$ 블록사이의 데이터 종속성을 이용하여 메모리의 사용량을 줄이고, 디블록킹 필터 처리의 쓰루풋을 향상시켰다. 수평 필터링과 수직 필터링을 병렬로 수행함으로써 기존의 디블록킹 필터와 비교할 때 1.75에서 4.23배까지 성능을 향상시켰다. 따라서 본 논문에서 제안한 아키텍처는 고해상도 비디오 응용의 실시간 디블록킹을 수행할 수 있을 것으로 예견된다.

• 한국정보통신학회논문지
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• 제12권4호
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• pp.699-706
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• 2008

H.264/AVC는 블록킹 현상을 제거하기 위해 디블록킹 필터를 채용한 영상 이미지의 압축을 위한 새로운 국제 표준이다. 본 논문에서는 H.264/AVC에 존재하는 디블록킹 필터의 효율적인 아키텍처를 제안한다. 이웃한 $4{\times}4$ 블록사이의 데이터 종속성 을 이용하여 메모리의 사용량을 줄이고, 디블록킹 필터처리의 쓰루풋을 향상시켰다. 본 논문에서 설계된 디블록킹 필터는 매크로블록 내에서는 수평 필터링과 수직 필터링을 파이프라인 방식으로 수행하고, 매크로블록 간에는 겹침 방식을 채용함으로써 병렬성을 한층 향상시켰다. 구현 결과는 기존의 디블록킹 필터와 비교할 때 1.95에서 4.73배까지 성능을 향상시키는 것으로 나타났다. 따라서 본 논문에서 제안한 디블록킹 필터의 아키텍처는 고해상도 비디오 응용에서 실시간으로 디블록킹을 수행할 수 있을 것으로 예견된다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.339-340
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• 2006

In this paper, a low-power deblocking filter structure for H.264 video coding algorithm is proposed. By sharing addition hardware for common filter coefficients, we have designed an efficient deblocking filter structure. Proposed deblocking filter utilizes MUX and DEMUX circuits for input data sharing and shows 44.2% reduction for add operation. In the HDL coding simulation and FPGA implementation, we achieved 19.5% and 19.4% gate count reduction, respectively, comparison with the conventional deblocking filter structure.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.890-893
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• 2006

동영상과 관련된 멀티미디어가 많은 관심을 받으며 영상 압축 기술에 대한 관심이 높아지고 있는 가운데, 최근 다른 표준보다 두 배 이상 좋은 새로운 비디오 코딩 표준인 H.264/AVC의 압축 기술이 발표되었다. 이 기술은 지상파 DMB와 PMP, 카메라폰 그리고 핸드폰의 게임과 음악 및 영상에 관련된 컨텐츠에서 고품질의 영상을 보다 효율적으로 제공한다. 이에 본 논문에서는 H.264/AVC의 부호화 과정에서 발생하는 오류로 인한 블록화를 최소화하기 위해 사용되는 deblocking 필터의 메모리와 처리속도의 향상을 제안하였다. 27*32SRAM을 사용하여 Vertical edge를 모두 처리하고 Horizontal edge를 처리하는 방식이 아닌 한 블록에 대한 Vertical edge후에 바로 Horizontal edge를 처리함으로써 28(prebuffering)19(Y)+32(Cb)+32(Cr)=188clocks에 $16\times16$ 블록 처리가 완료되는 deblocking 필터를 제안하여 하드웨어 설계언어인 VHDL언어로 설계하였다. 그리고 FPGA칩인 XCV1000E에 다운로드하여 칩 레벨의 시뮬레이션을 수행함으로써 설계된 deblocking 필터를 검증하였다.

• 전기전자학회논문지
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• 제17권4호
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• pp.418-427
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• 2013

본 논문에서는 H.264/AVC 비디오 코덱용 디블록킹 필터의 병렬 알고리즘을 제안한다. 디블록킹 필터는 BS(boundary strength)에 따라 다른 필터 연산을 수행하며, 각 필터 연산은 다양한 조건 연산을 필요로 한다. 또한 각 경계면의 연산 순서가 정해져 있기 때문에 병렬 처리가 쉽지 않다. 본 논문에서 제안하는 디블록킹 필터 알고리즘은 최근에 소개된 1-D CGRA (coarse grained reconfigurable architecture)인 PRAGRAM (pipelined reconfigurable arrays with assistant manager groups)에서 처리된다. 디블록킹 필터 연산은 PRAGRAM의 단방향 파이프라인 PE 배열 구조를 이용하여 각 필터 연산을 고속으로 수행하고, dynamic reconfiguration 및 conditional reconfiguration을 이용하여 필터 선택과 조건 연산을 효율적으로 처리한다. 디블록킹 필터의 병렬 알고리즘은 매크로블록 당 225 사이클을 소요한다. 이는 동작주파수 150 MHz에서 full HD급 영상을 처리할 수 있는 성능이다.

• 방송공학회논문지
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• 제17권5호
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• pp.742-755
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• 2012

본 논문에서는 high efficiency video coding (HEVC) 복호화기의 디블록킹 필터를 병렬화할 때 발생하는 작업량 불균형 문제를 해결하는 병렬화 방법을 제안한다. HEVC의 디블록킹 필터는 인-루프 필터로써 먼저 수직 에지에서 필터링을 수행한 후, 수평 에지에서 필터링을 수행한다. 수직 및 수평 에지에 대해 필터링을 수행하는 경우 주변 에지와 의존성이 없기 때문에 데이터 레벨의 병렬화를 통하여 복호화를 고속화 할 수 있다. 그러나 데이터 레벨 병렬화 방법을 통해 데이터가 균등하게 분할된 경우에도 영역 간의 작업량은 불균등 할 수 있으며, 이는 복호화기의 병렬화 성능을 저하시킨다. 본 논문에서는 coding tree block (CTB)에서 coding unit (CU)의 깊이 정보를 사용하여, 현재 프레임에 대한 디블록킹 필터링 과정의 연산량을 예측하고, 이를 통해 각 코어에 동등한 작업량이 분배되게 함으로써 작업량 불균형 문제를 해결하였다. 실험 결과, 제안하는 작업량 예측 기반의 데이터 레벨 병렬화 방법은 단일 코어를 사용하여 디블록킹 필터를 수행하는 것에 비하여 64.3%의 평균 시간 감소 (average time saving; ATS)를 얻었고, 기존의 균등 분할 데이터 레벨 병렬화 방법보다 평균 6.7%, 최대 13.5% 감소를 얻었다.

• 한국콘텐츠학회:학술대회논문집
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• 한국콘텐츠학회 2006년도 추계 종합학술대회 논문집
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• pp.499-502
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• 2006

H.264/MPEG4 Advanced Video coding joint standard 에서 복호기(디코더)의 디블럭킹 필터는 필요하다. 본 논문에서는 MPEG-4 비디오에서 낮은 비트율과 대역폭에서도 화질을 보장하는 개선된 디블럭킹 알고리즘을 제안한다. 제안된 디블럭킹 알고리즘은 간단한 shift, addition 그리고 comparison 만을 사용하기 때문에 복잡성이 줄어든다. 블록 왜곡의 유무를 판별하기 위해 마스크 블록의 경계강도를 구해 복잡영역, 중간영역 그리고 단순영역으로 분리해 처리한다 실험 결과, 본 논문에서 제안한 디블럭킹 알고리즘은 블록 왜곡이 줄어드는 것을 알 수 있다.

• IEIE Transactions on Smart Processing and Computing
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• 제5권2호
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• pp.129-142
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• 2016

In Wyner-Ziv coding, video signals are reconstructed by correcting side information generated by block-based motion estimation/compensation at the decoder. The correction is not always accurate due to the limited number of parity bits and early stopping of low-density parity check accumulate (LDPCA) decoding in distributed video coding, or due to the limited number of measurements in distributed compressive video sensing. The blocking artifacts caused by block-based processing are usually conspicuous in smooth areas and degrade the perceptual quality of the reconstructed video. Conventional deblocking filters try to remove the artifacts by treating both sides of the block boundary equally; however, coding errors generated by block-based processing are not necessarily the same on both sides of the block boundaries. Such a block-wise difference is exploited in this paper to improve deblocking for Wyner-Ziv frameworks by designing a filter where the deblocking strength at each block can be non-identical, depending on the reliability of the reconstructed pixels. Test results show that the proposed filter not only improves subjective quality by reducing the coding artifacts considerably, but also gains rate distortion performance.

• 전기전자학회논문지
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• 제23권3호
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• pp.925-933
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• 2019

본 논문에서는 Zynq Soc Platform의 부분 재구성 기능을 사용하여 영상 압축으로 생성된 blocking artifacts를 제거하는 후처리 시스템을 설계한다. 높은 연산량을 제공하고 실시간으로 1080p 영상을 처리하도록 부분 재구성이 가능한 FPGA(Field Programmable Gate Array) 영역에 디블로킹 필터를 구현한다. 또한 부분적으로 재구성 가능한 영역을 활용하여 제한된 환경의 임베디드 시스템에서 하드웨어 리소스를 보다 효율적으로 사용할 수 있다. 제안된 시스템의 실험결과는 디블로킹 필터처리 후 약 0.6dB의 PSNR 향상을 보여준다. Zynq SoC에서 구현된 필터가 동작할 때 68.33mW의 전력을 소모한다.