• 대한전자공학회논문지SD
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• 제49권2호
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• pp.15-22
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• 2012

본 논문에서 공핍 모드 n-채널 InGaZnO 박막트랜지스터를 이용하여 소비전력이 낮은 스캔 구동 회로를 제안한다. 제안된 스캔 구동 회로는 단 2개의 클록 신호만을 사용하고 추가적인 마스킹 신호나 회로가 필요 없이 이웃하는 스캔 출력 간에 겹쳐짐이 없는 스캔 출력 신호를 만들어 낸다. 클록 신호를 줄임과 동시에 단락 전류를 줄임으로써 소비전력을 줄일 수 있었다. 모의 실험 결과 트랜지스터 문턱전압의 편차 범위가 -3.0 ~ 1.0V일 때에도 스캔 출력 신호가 정상적으로 출력됨을 확인하였다. XGA의 해상도를 갖는 디스플레이를 대상으로 양과 음의 전원 전압이 각각 15V, -5V이고 동작 주파수가 46KHz일 때, 스캔구동 회로의 소비전력이 4.89mW이다.

• ETRI Journal
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• 제36권3호
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• pp.352-360
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• 2014

This paper presents a 900 MHz zero-IF RF transceiver for IEEE 802.15.4g Smart Utility Networks OFDM systems. The proposed RF transceiver comprises an RF front end, a Tx baseband analog circuit, an Rx baseband analog circuit, and a ${\Delta}{\Sigma}$ fractional-N frequency synthesizer. In the RF front end, re-use of a matching network reduces the chip size of the RF transceiver. Since a T/Rx switch is implemented only at the input of the low noise amplifier, the driver amplifier can deliver its output power to an antenna without any signal loss; thus, leading to a low dc power consumption. The proposed current-driven passive mixer in Rx and voltage-mode passive mixer in Tx can mitigate the IQ crosstalk problem, while maintaining 50% duty-cycle in local oscillator clocks. The overall Rx-baseband circuits can provide a voltage gain of 70 dB with a 1 dB gain control step. The proposed RF transceiver is implemented in a $0.18{\mu}$ CMOS technology and consumes 37 mA in Tx mode and 38 mA in Rx mode from a 1.8 V supply voltage. The fabricated chip shows a Tx average power of -2 dBm, a sensitivity level of -103 dBm at 100 Kbps with PER < 1%, an Rx input $P_{1dB}$ of -11 dBm, and an Rx input IP3 of -2.3 dBm.

• 전기전자학회논문지
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• 제24권1호
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• pp.319-325
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• 2020

본 논문에서 모바일 기기에 적용하는 DCM DC-DC 벅 변환기를 설계하였다. 이 변환기는 안정된 동작을 위한 보상기, PWM 로직과 파워 스위치로 구성되어 있다. 작은 하드웨어 폼-팩터를 얻기 위하여 칩 외부에서 사용하는 소자의 갯수를 최소화하여야 하며 이는 효율적인 주파수 보상과 디지털 스타트-업 회로로 구현하였다. 매우 작은 부하 전류에서 효율의 감소를 막기 위하여 버스트-모드 동작도 구현하였다. DCM 벅 변환기는 0.18um BCDMOS 공정으로 제작되었다. 2.8~5V의 입력 전압 범위에 대하여 출력 전압 값은 외부 저항 소자를 사용하여 1.8V로 프로그램 되었다. 1MHz의 스위칭 주파수 및 100mA의 부하 전류에서 측정된 최대 효율은 92.6%이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권5호
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• pp.658-665
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• 2014

The neural stimulators have been employed to the visual prostheses system based on the functional electrical stimulation (FES). Due to the size limitation of the implantable device, the smaller area of the unit current driver pixel is highly desired for higher resolution current stimulation system. This paper presents a 16-channel compact current-mode neural stimulator IC with digital to analog converter (DAC) sharing scheme for artificial retinal prostheses. The individual pixel circuits in the stimulator IC share a single 6 bit DAC using the sample-and-hold scheme. The DAC sharing scheme enables the simultaneous stimulation on multiple active pixels with a single DAC while maintaining small size and low power. The layout size of the stimulator circuit with the DAC sharing scheme is reduced to be 51.98 %, compared to the conventional scheme. The stimulator IC is designed using standard $0.18{\mu}m$ 1P6M process. The chip size except the I/O cells is $437{\mu}m{\times}501{\mu}m$.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.61-64
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• 2002

We have optimally designed and implemented by a monolithic microwave integrated circuit(MMIC) the low noise amplifier(LNA) of 5.8GHz band composed of receiver front-end(RFE) in a on-board equipment system for dedicated short range communication using a depletion-mode GaAs MESFET. The LNA is provided with two active devices, matching circuits, and two drain bias circuits. Operating at a single supply of 3V and a consumption current of 18㎃, The gain at center frequency 5.8GHz is 13.4dB, Noise figure(NF) is 1.94dB, Input 3rd order intercept point(lIPS) is 3dBm, and Input return loss(5$_{11}$) and Output return loss(S$_{22}$) is -l8dB and -13.3dB, respectively. The circuit size is 1.2$\times$O.7$\textrm{mm}^2$.EX>.>.

• 대한전자공학회논문지SD
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• 제45권1호
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• pp.56-63
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• 2008

본 논문에서는 WCDMA 통신용 송신기에 적용 가능한 12비트 1GS/s 전류구동 방식의 혼합형 DAC를 설계하였다. 제안된 DAC는 혼합형 구조로써 하위 4비트는 이진 가중치 구조, 중간비트와 상위비트는 4비트 온도계 디코더 구조로 12비트를 구성하였다. 제안된 DAC는 혼합형 구조에서 발생되는 지연시간에 따른 성능 저하를 개선하기 위해 지연시간보정 회로를 사용하였다. 지연시간보정 회로는 위상주파수 검출기, 전하펌프, 제어회로로 구성되어 이진 가중치 구조와 온도계 디코더 구조에서 발생하는 지연시간을 감소시킨다. 제안한 DAC는 CMOS $0.18{\mu}m$ 1-poly 6-metal n-well 공정을 사용하여 제작되었고 측정된 INL/DNL은 ${\pm}0.93LS/$ 0.62LSB 이하로 나타났다. 입력 주파수 1MHz에서 SFDR은 약 60dB로 측정되었고 SNDR은 51dB로 측정되었다. 단일 DAC의 전력소모는 46.2mW로 나타났다.

• 한국정보통신학회논문지
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• 제14권11호
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• pp.2541-2547
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• 2010

본 논문에서는 대기 상태에서 저전력 eFuse OTP 메모리 IP틀 구현하기 위해 속도가 문제가 되지 않는 반복되는 블록 회로에서 1.2V 로직 트랜지스터 대신 누설 (off-leakage) 전류가작은 3.3V의 MV (Medium Voltage) 트랜지스터로 대체하는 설계기술을 제안하였다. 그리고 읽기 모드에서 RWL (Read Word-Line)과 BL의 기생하는 커패시턴스를 줄여 동작전류 소모를 줄이는 듀얼 포트 (Dual-Port) eFuse 셀을 사용하였다. 프로그램 전압에 대한 eFuse에 인가되는 프로그램 파워를 모의실험하기 위한 등가회로를 제안하였다. 하이닉스 90나노 CMOS 이미지 센서 공정을 이용하여 설계된 512비트 eFuse OTP 메모리 IP의 레이아웃 크기는 $342{\mu}m{\times}236{\mu}m$이며, 5V의 프로그램 전압에서 42개의 샘플을 측정한 결과 프로그램 수율은 97.6%로 양호한 특성을 얻었다. 그리고 최소 동작 전원 전압은 0.9V로 양호하게 측정되었다.

• 한국산학기술학회논문지
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• 제15권12호
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• pp.7287-7291
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• 2014

CDTA는 전류모드로 아날로그 신호처리를 수행하는 능동회로로써 높은 선형성과 넓은 주파수 대역폭을 갖는 장점을 가지고 있다. 또한 입력 차동전류가 모두 접지된 임피던스 소자로 흐르게 되어 안정적인 동작을 수행하도록 한다. 본 논문에서는 CDTA를 해석하기 위해 새로운 소신호 등가회로를 제안한다. 제안된 소신호 등가회로는 입력과 내부단자 및 출력단자의 기생성분이 고려되어 크기 및 주파수 특성이 기존회로보다 정밀하게 분석될 수 있다. 제안된 소신호 회로를 활용하여 다양한 파라미터의 변화에 의하여 특성변동을 관찰한 결과, 저항(Rz) 등 특정한 값이 CDTA의 특성에 큰 영향을 주게 되는 것도 확인되었다. 본 논문에서 검증된 소신호 등가회로의 설계 파라미터는 CDTA 아날로그 회로와 그 응용회로를 설계하는데 편리성과 정확성을 제공할 수 있음을 보였다. 본 논문에서 제안된 CDTA 소신호등가회로를 이용하여 2.5MHz 저역통과 필터를 설계하였고 HSPICE 시뮬레이션을 통하여 그 유용성을 검증하였다.

• 한국조명전기설비학회지:조명전기설비
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• 제7권3호
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• pp.57-66
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• 1993

본 연구에서는 순차식 게이트구동방식을 사용하여 L, C 공진회로로 링크된 2조의 full-bridge 인버터회로를 병렬제어하는 기법을 제안하고 있다.MOSFET로 구성된 각 인버터는 한 개의 등가스위치 모델로 되어 직렬공진형 등가 half-bridge 인버터회로를 구성하고 있다. 게이트 제어기법으로 각 소자의 구동 주기를 분할 제어함으로서 소자의 직병렬 운전이 가능한 순차식 게이트 구동방식을 사용하고 이에 따른 인버터의 회로동작 모드를 분석하고 해석하였다.시뮬레이션을 통한 회로 해석 결과 각 인버터단과 소자의 전압 및 전류분담이 적절히 이루어지고 있음을 알 수 있었고 안정된 회로동작이 이루어지고 있음을 확인하였다.

• Journal of Electrical Engineering and Technology
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• 제10권5호
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• pp.2031-2039
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• 2015

In the LED lighting industry, the dimming function in the LED lamp is required by demands of many consumers. To drive this LED lighting, various types of power converters have been applied. Among them, an LLC resonant converter could be applied for high power LED lighting because of its high efficiency and high power density, etc. The function of power factor correction (PFC) might be added to it. In this paper, a dimmable single-stage asymmetrical LLC resonant converter is proposed. The proposed converter performs both input-current harmonics reduction and PFC using the discontinuous conduction mode (DCM). Also, the lower voltage stress across switching devices as well as the zero voltage switching (ZVS) in switching devices is realized by the proposed topology. It can reduce cost and has high efficiency of the driver. In addition, the regulation of the output power by variable switching frequency can vary the brightness of a light. In the proposed converter, one of the attractive advantages doesn’t need any extra control circuits for the dimming function. To verify the performance of the proposed converter, simulation and experimental results from a 300W prototype are provided.