본 논문에서는 $GF(2^{163})$타원곡선 암호 프로세서를 제안한다. 제안한 암호 프로세서는 타원곡선 정수 곱셈을 위해 수정된 Loez-Dahab Montgomery 알고리즘을 채택하고, $GF(2^{163})$상의 산술 연산을 위해 가우시안 정규 기저(Gaussian Normal Basis: GNB)를 이용한다. 높은 처리율을 위해 Lopez-Dahab 방식에 기반한 규칙적인 주소화 방식의 병렬 타원곡선 좌표 덧셈 및 배 연산 알고리즘을 유도하고 $GF(2^{163})$상의 연산을 수행하는 두 개의 워드-레벨 산술 연산기(Arithmetic Unit: AU)를 설계한다. 제안된 타원곡선 암호 프로세서는 Xilinx사의 XC4VLX80 FPGA 디바이스에 구현되었으며, 24,263개의 슬라이스를 사용하고 최대 동작주파수는 143MHz이다. 제안된 구조를 Shu 등의 하드웨어 구현과 비교했을 때 하드웨어 복잡도는 약 2배 증가 하였지만 4.8배의 속도 향상을 보인다. 따라서 제안된 타원곡선 암호 프로세서는 네트워크 프로세서와 웹 서버등과 같은 높은 처리율을 요구하는 타원곡선 암호시스템에 적합하다.
4차 산업혁명 시대에는 보안 네트워킹 기술이 국방 무기 체계에서 필수적인 역할을 하고 있다. 정보보안을 위해 암호 기술을 사용한다. 암호 기술의 안전성은 케르크호프의 원칙(Kerchoff's principle)에서 강조하듯 암호 기술 알고리즘이 아닌 암호 기술의 안전한 키 관리에 기반한다. 그러나, 전장 환경에서 무기체계의 잦은 이동으로 인해 네트워크 구조가 변하며 전통적인 중앙 집중식 키 관리 방법을 사용하기가 어렵다. 또한 IoBT(Internet of Battlefield Things) 환경에서 사용되는 각 노드의 시스템 자원은 크기, 용량, 성능이 제한되므로 기존의 키 관리 알고리즘보다 계산량과 복잡도가 적은 경량화 키 관리 시스템이 필요하다. 본 논문은 IoBT 환경을 위한 경량화 방식의 새로운 키 위탁 방식을 제안한다. 제안된 기법의 안전성과 성능을 수치 분석과 시뮬레이션을 통해 검증하였다.
Since data security problems are very important in the information age, cryptographic algorithms for encryption and decryption have been studied for a long time. The GOST(Gosudarstvennyi Standard or Government Standard) algorithm as a data encryption algorithm with a 256-bit key is a 64-bit block algorithm developed in the former Soviet Union. In this paper, we describe how to design an encryption chip based on the GOST algorithm. In addition, the GOST algorithm is compared with the DES(Data Encryption Standard) algorithm, which has been used as a conventional data encryption algorithm, in modeling techniques and their performance. The GOST algorithm whose key size is relatively longer than that of the DES algorithm has been expanded to get better performance, modeled in VHDL, and simulated for implementation with an CPLD chip.
The protection of data which we want to keep secret from invalid users has become a main topic nowadays. This paper introduces a encryption scheme for protecting speech signals from eavesdropping. The proposed encryption scheme adopts a secure voice cryptographic algorithm based on the scrambling in frequency band. In order to improve the conventional speech signal encryption scheme, we have randomly permuted DCT coefficients of speech signal. Simulation results are included to show the performance of the proposed algorithm for secure transmission of speech signals.
최근에는 양자 컴퓨터의 빠른 연산의 장점이 알려지면서 큐비트를 활용한 양자회로에 대한 관심이 높아지고 있다. 그루버 알고리즘은 n-bit의 보안 레벨의 대칭키 암호와 해시 함수를 n/2-bit 보안 레벨까지 낮출 수 있는 양자 알고리즘이다. 그루버 알고리즘은 양자 컴퓨터상에서 동작하기 때문에 적용 대상이 되는 대칭키 암호와 해시함수는 양자 회로로 구현되어야 한다. 이러한 연구 동기로, 최근 들어 대칭키 암호 또는 해시 함수를 양자 회로로 구현하는 연구들이 활발히 수행되고 있다. 하지만 현재는 큐비트의 수가 제한적인 상황으로 최소한의 큐비트 개수로 구현하는 것에 관심을 가지고 효율적인 구현을 목표로 하고 있다. 본 논문에서는 국산 해시함수 LSH 구현에 큐빗 재활용, 사전 연산을 통해 사용 큐빗 수를 줄였다. 또한, Mix, Final 함수와 같은 핵심 연산들을 IBM에서 제공하는 양자 프로그래밍 툴인 ProjectQ를 사용하여 양자회로로 효율적으로 구현하였고 이에 필요한 양자 자원들을 평가하였다.
본 논문에서는 $GF(2^m)$상의 고속 타원곡선 암호 프로세서를 제안한다. 제안한 암호 프로세서는 타원곡선 정수 곱셈을 위해 Lopez-Dahab Montgomery 알고리즘을 채택하고, $GF(2^m)$상의 산술 연산을 위해 가우시안 정규 기저(Gaussian Normal Basis: GNB)를 이용한다. 본 논문에서 구현한 타원곡선 암호 프로세서는 m=163을 선택하였으며 NIST(National Institute of Standard and Technology)에서 권고하는 5개의 $GF(2^m)$ 필드 크기 중에서 가장 작은 값으로 GNB 타입 4가 존재한다. 제안한 타원곡선 암호 프로세서는 Host Interface, Data Memory, Instruction Memory, Control로 구성되어 있으며 Xilinx XCV2000E FPGA칩을 이용하여 구현한다. FPGA 구현결과 제안된 타원곡선 암호 프로세서는 기존의 연구결과에 비해 속도에서 약 2.6배의 성능 향상을 보이며 훨씬 낮은 하드웨어 복잡도를 가진다.
스마트카드의 응용 분야가 점차 확대됨에 따라 개인 정보에 대한 보안을 어떻게 유지할 것인가의 문제가 최근 가장 큰 이슈가 되고 있다. 스마트카드의 보안 기술은 암호 알고리즘을 이용한다. 빠른 속도의 암호화와 보다 안전한 암호화 처리를 위해 암호 알고리즘의 하드웨어화가 절실히 요구되고 있다. 본 논문에서는 스마트카드 칩 설계 시 가장 중요하게 고려되어야 할 칩 면적을 최소화하기 위하여 라운드 키 레지스터를 사용하지 않는 라운드 키 생성 블록과 한 개의 라운드 함수 블록을 반복 사용하는 구조를 이용하였다. SEED의 F함수와 라운드 키 생성에 사용되는 총 5개의 G 함수를 1개의 G함수로 구현하여 순차적으로 이용하도록 하였다. 따라서 본 논문에서 제안한 SEED 프로세서는 1라운드의 동작을 7개의 부분 라운드로 나누고, 클럭마다 하나의 부분라운드를 수행하는 구조를 갖는다. 제안한 SEED 프로세서는 기능적 시뮬레이션을 통해 한국정보보호진흥원에서 제공한 테스트 벡터와 동일한 결과를 출력됨을 확인하였으며, 합성 및 FPGA 테스트 보드를 이용하여 기존 SEED 프로세서와의 성능을 비교한 결과 면적이 최대 40% 감소하였음을 알 수 있었다.
본 논문에서는 AES Rijndael 블록 암호 알고리즘을 구현하는 고속 암호 프로세서를 설계하였다. 기존 Rijndael 알고리즘의 고속 동작을 제약하는 라운드 키 계산에 따른 성능 저하 문제를 제거하기 위해, 연산 라운드 구조를 수정하여 라운드 키 계산 동작을 1 라운드 이전에 온라인 방식으로 처리하는 방식을 사용하였다. 그리고 128, 192, 256 비트 키를 지원하는 모듈화된 라운드 키 생성회로를 설계하였다. 설계된 암호 프로세서는 라운드 당 1 클록을 사용하는 반복 연산 구조를 갖고 있으며, 다양한 응용 분야에 적용하기 위해 기존 ECB, CBC 모드와 함께 AES의 새로운 동작 모드로 고려되고 있는 CTR 모드를 지원한다. Verilog HDL로 모델링된 암호 프로세서는 0.25$\mu\textrm{m}$ CMOS 공정의 표준 셀 라이브러리로 합성한 결과 약 51,000개의 게이트로 구성되며, 시뮬레이션 결과 7.5ns의 최대 지연을 가지고 있어서 2.5V 전압에서 125Mhz의 동작 주파수를 갖는다. 설계된 프로세서는 키 길이가 128 비트인 ECB 모드인 경우 약 1.45Gbps의 암.복호율의 성능을 갖는다.
암호알고리즘 및 암호함수를 하드웨어적 또는 소프트웨어적으로 구현한 암호모듈을 암호모듈검증체계 (Cryptographic Module Validation Program, CMVP) 내에서 시험 (또는 인증, 검증)을 받기 위해서는 암호모듈에 대한 유한상태모델(Finite State Model, FSM) 이 개발되고 제공되어야한다. 그러나 FSM을 체계적으로 모델링하고 분석하는 지침은 개발자와 시험자의 경험이므로 잘 알려져 있지 않다. 본 연구에서는 CMVP내에서 암호모듈의 검증을 위해 요구되는 FSM의 모델링, 분석지침, 천이시험경로 생성알고리즘을 제시하고 모델링도구인 CM-Statecharter를 개발하였다. FSM은 UML 2.0의 상태도를 이용해 모델링한다. 상태도는 FSM의 부족한 점 을 보완하고 암호모듈의 FSM을 정형적이고 쉽게 명세할 수 있는 모델이다.
정보통신과 RFID/USN의 발전으로 인하여 유/무선망의 통합이 일반화되어가고 있다. 이러한 시점에서 무선환경에서 데이터 통신을 위한 프로토콜로서 WAP이 사용되고 있다. 이러한 WAP에서 안전한 통신을 위하여 개발된 WTLS는 인터넷 프로토콜인 TCP/IP에서 사용되는 TLS를 무선환경에 맞도록 최적화한 것이다. 그러나 WTLS는 WAP 보안문제, 종간 문제, 소비전력등의 문제점을 가지고 있다. 그러므로 본 논문에서는 WTLS의 단점들을 없애고자 WTLS에 사용되는 암호알고리즘을 제안하였다. 제안된 알고리즘은 단일형태가 아닌 혼합형 알고리즘을 사용하기 때문에 계산상의 복잡도를 줄여 소비전력 및 보안문제를 해결할 수 있다.
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[게시일 2004년 10월 1일]
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