• 디지털산업정보학회논문지
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• 제5권1호
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• pp.51-61
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• 2009

Conventional DES has been not only shown to have a vulnerable drawback to attack method called 'Meet in the Middle', but also to be hard to use that it is because software implementation has a number of problem in real time processing. This paper describes the design and implementation of the expanded DES algorithm using VHDL for resolving the above problems. The main reason for hardware design of an encryption algorithm is to ensure a security against cryptographic attack because there is no physical protection for the algorithm written in software. Total key length of 352 bits is used for the proposed DES. The result of simulation shows that the inputted plaintext in cryptosystem are equal to the outputted that in decryptosystem.

• 정보보호학회논문지
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• 제22권3호
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• pp.515-524
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• 2012

오류 주입 공격은 공격자가 암호 알고리즘이 수행되는 동안 물리적으로 오류를 주입한 후, 그 결과를 분석하여 비밀 정보를 알아내는 강력한 부채널 분석 기법이다. 본 논문에서는 국제 표준 서명 알고리즘인 DSA (Digital Signature Algorithm)에 대하여 그 동안 제안되었던 오류 주입 공격과 대응법을 소개한 후, 기존 오류 주입 공격에 안전하다고 제안된 알고리즘의 취약점을 분석하였다. 또한 오류주입공격에 안전한 새로운 서명알고리즘을 제안한다. 제안하는 방법은 오류확산기법과 2개의 난수를 사용하여 서명 하도록 설계하였고, 현재까지 소개된 모든 오류 주입 공격에 안전하다.

• ETRI Journal
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• 제44권3호
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• pp.512-523
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• 2022

Random delay countermeasures introduce random delays into the execution flow to break the synchronization and increase the complexity of the side channel attack. A novel method for attacking devices with random delay countermeasures has been proposed by using a maximal overlap discrete wavelet transform (MODWT)-based power trace alignment algorithm. Firstly, the random delay in the power traces is sensitized using MODWT to the captured power traces. Secondly, it is detected using the proposed random delay detection algorithm. Thirdly, random delays are removed by circular shifting in the wavelet domain, and finally, the power analysis attack is successfully mounted in the wavelet domain. Experimental validation of the proposed method with the National Institute of Standards and Technology certified Advanced Encryption Standard-128 cryptographic algorithm and the SAKURA-G platform showed a 7.5× reduction in measurements to disclosure and a 3.14× improvement in maximum correlation value when compared with similar works in the literature.

• 한국정보통신학회논문지
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• 제6권3호
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• pp.427-433
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• 2002

차세대 블록 암호 표준인 AES(Advanced Encryption Standard) Rijndael(라인달) 암호 프로세서를 설계하였다. 단일 라운드 블록을 사용하여 라운드 변환을 반복 처리하는 구조를 체택하여 하드웨어 복잡도를 최소화하였다. 또한, 라운드 변환블록 내부에 서브 파이프라인 단계를 삽입하여 현재 라운드의 후반부 연산과 다음 라운드의 전반부 연산이 동시에 처리되도록 하였으며, 이를 통하여 암.복호 처리율이 향상되도록 설계함으로써, 면적과 전력소모가 최소화되도록 하였다. 128-b/192-b/256-b의 마스터 키 길이에 대해 라운드 변환의 전반부 4클록 주기에 on-the-fly 방식으로 라운드 키를 생성할 수 있는 효율적인 키 스케줄링 회로를 고안하였다. Verilog HDL로 모델링된 암호 프로세서는 FPGA로 구현하여 정상 동작함을 확인하였다. 0.35-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과 약 25.000개의 게이트로 구현되었으며, 2.5-V 전원전압에서 220-MHz 클록으로 동작하여 약 520-Mbits/sec의 성능을 갖다.

• 전기전자학회논문지
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• 제25권1호
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• pp.88-94
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• 2021

현재 사용되고 있는 RSA, ECC와 같은 공개키 암호화 기법은 소인수분해와 같은 현재의 컴퓨터로 계산이 오래 걸리는 수학적 문제를 암호화에 사용했다. 그러나 양자컴퓨터가 상용화된다면 Shor Algorithm에 의해 기존의 암호화 시스템은 쉽게 깨질 수 있다. 그로 인해 Quantum-resistant 한 암호화 알고리즘의 도입이 필요해졌고, 그중 하나로 Lattice-based Cryptography가 제안되고 있다. 이 암호화 알고리즘은 Polynomial Ring에서 연산이 행해지고, 그중 Polynomial Multiplication이 가장 큰 연산 시간을 차지한다. 그러므로 다항식 곱셈 계산을 빠르게 하는 하드웨어 모듈이 필요하고, 그중 Finite Field에서 연산 되는 FFT인 Number Theoretic Transform을 이용해서 다항식 곱셈을 계산하는 8-point NTT-based Polynomial Multiplier 모듈을 설계하고 시뮬레이션했다. HDL을 사용하여 로직검증을 수행하였고, Hspice를 사용하여 트랜지스터 수준에서 제안된 설계가 지연시간과 전력소모에서 얼마나 개선되는지를 비교 분석하였다. 제안된 설계에서 평균 지연속도 30%의 개선과 8% 이상의 전력소모 감소 효과를 볼 수 있었다.

• 사물인터넷융복합논문지
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• 제7권1호
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• pp.1-7
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• 2021

IoT 시장은 지속적으로 확대 성장하고 있지만, IoT 기기에 대한 보안 위협 또한 증가하고 있다. 그러나 자원 한정의 문제점을 가지고 있는 IoT 기기에 기존 시스템에 적용되었던 보안기술을 적용하는 것은 어렵다. 이에 본 논문에서는 IoT 기기의 자원 한정이라는 특성 하에서 보안 기능 적용에 따른 오버헤드를 줄일 수 있는 인증 및 경량 암호알고리즘 적용하여 IoT 기기의 보안성을 향상시킬 수 있는 서비스를 제시하여 IoT 기기가 제공되는 홈네트워크 등에 보안성을 제공하고자 한다. 이에 본 논문에서 제시하고 있는 인증 및 경량 암호알고리즘 적용 서비스는 기존 연구에서 증명되었던 IoT 환경에서 적용 가능한 LEA 암호화 알고리즘의 이용과 더불어 비밀키 생성에 있어 이용자, IoT 기기와 서버가 참여하여 3자의 상호인증기반 비밀키 생성을 통해 서비스의 안전성을 확보하였으며 실험에서 랜덤하게 비밀키를 생성하는 방식과 속도의 차이가 없으나, 부가적으로 비밀키 공유를 위한 로직을 IoT 기기에 적용하지 않음으로써 IoT 기기의 자원 한정의 문제점을 해결할 수 있음을 검증하였다.

• 전기전자학회논문지
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• 제22권1호
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• pp.38-45
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• 2018

ARIA, AES 블록암호와 Whirlpool 해시함수를 단일 하드웨어 구조로 통합하여 효율적으로 구현한 크립토 프로세서에 대해 기술한다. ARIA, AES, Whirlpool의 알고리듬 특성을 기반으로 치환계층과 확산계층의 하드웨어 자원이 공유되도록 설계를 최적화하였다. Whirlpool 해시의 라운드 변환과 라운드 키 확장을 위해 라운드 블록이 시분할 방식으로 동작하도록 설계하였으며, 이를 통해 하드웨어 경량화를 이루었다. ARIA-AES-Whirlpool 통합 크립토 프로세서는 Virtex5 FPGA에 구현하여 하드웨어 동작을 검증하였으며, $0.18{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 68,531 GE로 구현되었다. 80 MHz 클록 주파수로 동작하는 경우에, ARIA, AES 블록암호는 각각 602~787 Mbps, 682~930 Mbps, 그리고 Whirpool 해시는 512 Mbps의 성능을 갖는 것으로 예측되었다.

• 한국통신학회논문지
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• 제28권7A호
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• pp.547-556
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• 2003

본 논문에서는 저 면적 타원곡선 암호프로세서를 위한 GF(2$^{m}$ )상의 새로운 산술 연산기를 제안한다. 제안된 연산기는 바이너리 확장 최대공약수 알고리즘과 MSB(Most Significant Bit) 우선 곱셈 알고리즘으로부터 하드웨어 공유를 통하여 LFSR(Linear Feed Back Shft Register)구조로 설계되었으며, 나눗셈 및 곱셈 모두를 수행 할 수 있다. 즉 나눗셈 모드에서 2m-1 클락 사이클 지연 후 나눗셈의 결과를 출력하며, 곱셈 모드에서 m 클락 사이클 지연 후 곱셈 결과를 각각 출력한다. 본 논문에서 제안된 연산기를 기존의 나눗셈기들과 비교 분석한 결과 적은 트랜지스터의 사용으로 계산 지연시간을 감소 시켰다. 또한 제안된 연산기는 기약다항식의 선택에 어떠한 제약도 두지 않을 뿐 아니라 매우 규칙적이고 묘듈화 하기 쉽기 때문에 필드 크기 m 에 대하여 높은 확장성 및 유연성을 제공한다 따라서, 본 연구에서 제안된 산술 연산기는 타원곡선 암호프로세서의 나눗셈 및 곱셈 연산기로 사용될 수 있다. 특히 스마트 카드나 무선통신기기와 같은 저 면적을 요구하는 응용들에 매우 적합하다.

• 한국정보과학회논문지:시스템및이론
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• 제31권8호
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• pp.453-464
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• 2004

In order to solve the well-known drawback of reduced flexibility that is associate with ASIC implementations, this paper proposes a novel arithmetic unit over GF(2$^{m}$ ) for field programmable gate arrays (FPGAs) implementations of elliptic curve cryptographic processor. The proposed arithmetic unit is based on the binary extended GCD algorithm and the MSB-first multiplication scheme, and designed as systolic architecture to remove global signals broadcasting. The proposed architecture can perform both division and multiplication in GF(2$^{m}$ ). In other word, when input data come in continuously, it produces division results at a rate of one per m clock cycles after an initial delay of 5m-2 in division mode and multiplication results at a rate of one per m clock cycles after an initial delay of 3m in multiplication mode respectively. Analysis shows that while previously proposed dividers have area complexity of Ο(m$^2$) or Ο(mㆍ(log$_2$$^{m}$ )), the Proposed architecture has area complexity of Ο(m), In addition, the proposed architecture has significantly less computational delay time compared with the divider which has area complexity of Ο(mㆍ(log$_2$$^{m}$ )). FPGA implementation results of the proposed arithmetic unit, in which Altera's EP2A70F1508C-7 was used as the target device, show that it ran at maximum 121MHz and utilized 52% of the chip area in GF(2$^{571}$ ). Therefore, when elliptic curve cryptographic processor is implemented on FPGAs, the proposed arithmetic unit is well suited for both division and multiplication circuit.

• 한국산학기술학회논문지
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• 제14권3호
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• pp.1439-1444
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• 2013

최근 들어, 네트워크의 급속한 발전으로 온라인 뱅킹과 주식 거래 같은 응용프로그램들의 사용이 증가함에 따라 데이터에 대한 보안은 점점 더 중요해 지고 있다. 따라서, 데이터 보호를 위해 인터넷과 같은 개방형 네트워크에서 공개키 또는 대칭키 암호 알고리즘이 널리 사용되고 있다. 일반적으로 공개키 암호시스템은 인수분해와 이산대수의 문제를 기반으로 하고 있어, 대칭키 암호시스템에 비해 처리속도가 상대적으로 느리다. 공개키 암호시스템 중 타원곡선 암호는 RSA에 비해 보다 작은 사이즈의 키를 사용하여도 동일한 보안성을 제공하는 장점이 있어 처리 속도가 빠르다. 본 논문에서는 실수체를 기반으로 하는 타원곡선 암호의 효율적인 키 생성 방법을 제안한다.