• 전기전자학회논문지
• /
• 제13권4호
• /
• pp.63-68
• /
• 2009

본 논문에서는 CCD 이미지 센서용 PMIC를 제안한다. CCD 이미지 센서는 온도에 민감하다. 일반적으로 낮은 효율을 갖는 PMIC에 의해 열이 발생된다. 발생된 열은 CCD 이미지 센서의 성능에 영향을 미치므로 높은 효율을 갖는 PMIC를 사용함으로써 최소화 시켜야 한다. 고효율의 PMIC개발을 위해 입력단은 동기식 step down DC-DC컨버터로 설계하였다. 제안한 PMIC의 입력범위는 5V~15V이고 PWM 제어방식을 사용하였다. PWM 제어회로는 삼각파 발생기, 밴드갭 기준 전압회로, 오차 증폭기, 비교기로 구성된다. 삼각파 발생기는 1.2MHz의 발진 주파수를 가지며, 비교기는 2단 연산 증폭기로 설계되었다. 오차 증폭기는 40dB의 DC gain과 $77^{\circ}$ 위상 여유를 갖도록 설계하였다. step down DC-DC 컨버터의 출력은 Charge pump의 입력으로 연결된다. Charge pump의 출력은 PMIC의 출력단인 LDO의 입력으로 연결된다. PWM 제어회로와 Charge pump 그리고 LDO로 구성된 PMIC는 15V, -7.5V, 5V, 3.3V의 출력전압을 갖는다. 제안한 PMIC는 0.35um 공정으로 설계하였다.

• 한국정보통신학회논문지
• /
• 제21권4호
• /
• pp.781-788
• /
• 2017

본 논문에서는 여러 디지털 신호의 크기를 비교하기 위한 알고리즘 및 디지털 회로를 제안한다. 제안하고자 하는 알고리즘은 여러 입력을 동시에 비교한 후에 간단한 디지털 논리 함수를 이용하여 그 입력들 중에서 가장 큰 값(혹은 가장 작은 값)을 검출하는 방법을 제공할 수 있다. 이 방식의 단점은 하드웨어 자원이 증가하는 것인데, 이를 위해 중복된 논리동작을 재사용하는 방법을 제안한다. 제안하고자 하는 방식은 회로 속도의 증가, 즉 지연시간의 감소에 초점을 맞추었다. 제안한 비교 알고리즘은 HDL로 구현한 후에 Altera사의 Cyclone III EP3C40F324A7 FPGA 환경에서 실험하였다. 4입력의 경우에 1.20배의 하드웨어 자원을 사용하면서 1.66배 만큼 동작 속도를 증가시킬 수 있다. 또한 8입력의 경우에는 2.15배의 하드웨어 자원을 사용하면서 2.29배로 동작 속도를 증가시킬 수 있다.

• 한국전자파학회논문지
• /
• 제26권11호
• /
• pp.1020-1026
• /
• 2015

본 논문에서는 Ka 대역 밀리미터파 탐색기용 도파관 광벽 슬롯 배열 모노펄스 안테나의 설계 및 딥 브레이징 기법으로 제작하여 측정한 결과에 대해 기술하였다. 제안된 안테나는 Elliott 방법을 사용하여 최적화된 복사면, 반사 손실 대역폭 특성 향상을 위해 프로브 급전 방식이 적용된 급전 도파관 및 모노펄스 비교기로 구성되어 있다. 복사면 배열의 가중치 값은 Tayor 분포를 적용하여 설계하였으며, 상용 전자파 해석 시뮬레이터를 사용하여 단일 슬롯의 특성을 추출하여 Elliott 방법으로 슬롯 배열을 최적화 하였다. 설계한 안테나는 딥 브레이징 제작 기법으로 제작하였고, 측정을 통해 28.4 dBi 이득을 확인하였으며, 안테나 빔폭 및 부엽준위도 설계결과와 유사함을 확인하였다.

• ETRI Journal
• /
• 제26권6호
• /
• pp.520-534
• /
• 2004

As the density of memories increases, unwanted interference between cells and the coupling noise between bit-lines become significant, requiring parallel testing. Testing high-density memories for a high degree of fault coverage requires either a relatively large number of test vectors or a significant amount of additional test circuitry. This paper proposes a new tiling method and an efficient built-in self-test (BIST) algorithm for neighborhood pattern-sensitive faults (NPSFs) and new neighborhood bit-line sensitive faults (NBLSFs). Instead of the conventional five-cell and nine-cell physical neighborhood layouts to test memory cells, a four-cell layout is utilized. This four-cell layout needs smaller test vectors, provides easier hardware implementation, and is more appropriate for both NPSFs and NBLSFs detection. A CMOS column decoder and the parallel comparator proposed by P. Mazumder are modified to implement the test procedure. Consequently, these reduce the number of transistors used for a BIST circuit. Also, we present algorithm properties such as the capability to detect stuck-at faults, transition faults, conventional pattern-sensitive faults, and neighborhood bit-line sensitive faults.

• 전기전자학회논문지
• /
• 제22권1호
• /
• pp.87-92
• /
• 2018

보통의 CPU 처럼 명령어 기반으로 정규표현식 패턴 매칭을 수행하는 정규표현식 프로세서가 최근에 연구되었다. 이들 중 REMPc만이 문자 클래스 처리를 위한 기능을 제공한다. 본 논문에서는 정규표현식에서 사용 빈도가 높은 문자 클래스들에 대해서 명령어의 오퍼랜드 필드에 비트맵 방식으로 나타내고, 하드 배선 방식으로 이 문자 클래스에 대한 매칭을 수행하여 효율적인 문자클래스 매칭을 수행하는 구조를 제안한다. 제안한 방법을 사용하면 Snort 규칙의 문자 클래스에 대해서 대부분의 문자 클래스를 명령어의 한 오퍼런드 또는 한 명령어로 나타낼 수 있다. 이처럼 REMPc에 비해서 적은 수의 명령어를 사용하므로 효율적인 문자 클래스 매칭을 할 수 있다.

• 센서학회지
• /
• 제19권1호
• /
• pp.1-7
• /
• 2010

Electrostatic capacitance measurement method in a fine hose was proposed, in which two ring-type electrodes were disposed on the hose in the direction of fluid flow instead of the conventional face-to-face electrodes. With the proposed electrode structure, we realized a Ringer's solution exhaustion detector for an IV(invasive vein) injection set. On a 4 mm-diameter hose of IV set, we disposed two ring-type electrodes of 10 mm width at a distance of 5 mm each other and obtained 0.72 pF and 2.51 pF for air and 10 % dextrose Ringer's solution in the hose, respectively. The capacitance between the two electrodes varied with the hose-wraparound coverage of electrode as well as the width of electrode and the distance between the electrodes. For hose-wraparound electrode coverage of 75 %, the capacitance varied from 0.62 pF to 1.98 pF with the Ringer's solution level between the two electrodes. A charge amplifier converted the capacitance. variation into electric signal and a comparator was used to detect whether Ringer's solution was exhausted or not. The result was delivered to a host using a RF transmitter with 320 MHz carrier frequency.

• Transactions on Electrical and Electronic Materials
• /
• 제14권5호
• /
• pp.235-241
• /
• 2013

A low power CMOS control circuit is applied in an integrated DC-DC buck converter. The integrated converter is composed of a feedback control circuit and power block with 0.35 ${\mu}m$ CMOS process. A current-sensing circuit is integrated with the sense-FET method in the control circuit. In the current-sensing circuit, a current-mirror is used for a voltage follower in order to reduce power consumption with a smaller chip-size. The N-channel MOS acts as a switching device in the current-sensing circuit where the sensing FET is in parallel with the power MOSFET. The amplifier and comparator are designed to obtain a high gain and a fast transient time. The converter offers well-controlled output and accurately sensed inductor current. Simulation work shows that the current-sensing circuit is operated with an accuracy of higher than 90% and the transient time of the error amplifier is controlled within $75{\mu}sec$. The sensing current is in the range of a few hundred ${\mu}A$ at a frequency of 0.6~2 MHz and an input voltage of 3~5 V. The output voltage is obtained as expected with the ripple ratio within 1%.

• 수산해양기술연구
• /
• 제15권2호
• /
• pp.55-60
• /
• 1979

본 실험장치에 관한 이상의 이론과 실험을 통해 다음과 같은 결론을 얻을 수 있다. 1. 연산기로써 전류입력파형을 부경전류의 다소에 관계없이 일정진폭의 단형파로 변화시킴으로써 부경전류 0.01[A] 이상의 역율의 정밀측정이 가능하다. 2. 영구자석가동코일형 직류전류계를 사용하여 출력파형의 평균치들 얻음으로써 역율값을 0-1의 전절원에 걸쳐 평균 눈금으로 직독할 수 있다. 3. Fig. 19에서 알 수 있듯이 진력율이나 지력율에 관계없이 측정가능하며 모두 정의 눈금으로 읽을 수 있다. 4. 출력저항에서 역률 Relay 회로를 쉽게 도입할 수 있어 전기기계의 자동제어, 보호, 경보 등의 회로를 쉽게 적용할 수 있다.

• 조명전기설비학회논문지
• /
• 제26권6호
• /
• pp.87-93
• /
• 2012

In this paper, we propose an analog-to-digital converter to set the address of a I2C slave chip. The proposed scheme converts a fixed voltage between 0 and VDD to the digital value which can be used as the address of the slave chip. The rising time and the falling time are measured with digital counter in a serially connected RC circuit, while the circuit is being charged and discharged with the voltage to be measured. The ratio of the two measured values is used to get the corresponding digital value. This scheme gives a strong point which is to be implementable all the parts except comparator using digital logic. Although the method utilizes RC circuit, it has no relation with the RC value if the quantization error is disregarded. Experimental result shows that the proposed scheme gives 32-level resolution thus it can be used to configure the address of the I2C slave chip.

• Journal of Electrical Engineering and Technology
• /
• 제1권1호
• /
• pp.63-72
• /
• 2006

The purpose of this raper is to address the negative impedance instability in DC/DC converters. We present the negative impedance instability of PWM DC/DC converters loaded by constant power loads (CPLs). An approach to design digital controllers for DC/DC converters Is presented. The proposed method, called Power Alignment control technique, is applied to DC/DC step-down choppers operating in continuous conduction or discontinuous conduction modes with CPLs. This approach uses two predefined state variables instead of conventional pulse width modulation (PWM) to regulate the output voltage. A comparator compares actual output voltage with the reference and then switches between the appropriate states. It needs few logic gates and comparators to be implemented thus, making it extremely simple and easy to develop using a low-cost application specific integrated circuit (ASIC) for converters with CPLs. Furthermore, stability of the proposed controllers using the small signal analysis as well as the second theorem of Lyapunov is verified. Finally, simulation and analytical results are presented to describe and verify the proposed technique.