• 융합신호처리학회논문지
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• 제6권2호
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• pp.95-99
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• 2005

본 논문은 DVB-RCS 규격과 폐루프 버스트 동기 제어 방식을 적용한 양방향 위성 멀티미디어 시스템의 망동기 기준클럭 복원을 위한 정밀한 복원방식을 제안한다. 이러한 시스템의 단말은 TDMA 리턴링크 통신을 위한 기준클럭을 MPEG-2 규격에 정의된 PCR (Program Clock Reference)을 중심국에서 방송하고 단말은 이를 복원하여 사용한다. PCR은 중심국에서 시스템 클럭 (27MHz $\pm$ 30ppm)을 주기적으로 샘플링 하여 각 단말로 방송하는데 단말에서 수신되는 PCR값은 위성을 포함한 전송경로에서 발생되는 가변적인 전달 지연시간 변동으로 인한 오차 때문에 일반적인 디지털 PLL(DPLL) 방식에 의해서는 복원된 기준클럭의 주파수와 중심국의 기준클럭 주파수간의 동기를 주어진 범위 이내로 정확하게 유지하기가 힘들다. 본 논문에서는 수신되는 PCR 패킷의 랜덤한 전달지연시간 번동으로 인해 발생되는 기준클럭의 복원오차를 줄일 수 있는 방식을 제시하고 시뮬레이션을 통하여 성능을 평가하였다. 제안한 방식은 일반적인 DPLL방식에 비해 기준클럭의 복원오차가 1/5로 현저하게 감소되는 성능을 보여 주었다.

• Journal of Positioning, Navigation, and Timing
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• 제8권4호
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• pp.209-214
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• 2019

Precise point positioning (PPP) requires precise orbit and clock products. International GNSS service (IGS) real-time service (RTS) data can be used in real-time for PPP, but it may not be possible to receive these corrections for a short time due to internet or hardware failure. In addition, the time required for IGS to combine RTS data from each analysis center results in a delay of about 30 seconds for the RTS data. Short-term orbit prediction can be possible because it includes the rate of correction, but the clock correction only provides bias. Thus, a short-term prediction model is needed to preidict RTS clock corrections. In this paper, we used a long short-term memory (LSTM) network to predict RTS clock correction for three minutes. The prediction accuracy of the LSTM was compared with that of the polynomial model. After applying the predicted clock corrections to the broadcast ephemeris, we performed PPP and analyzed the positioning accuracy. The LSTM network predicted the clock correction within 2 cm error, and the PPP accuracy is almost the same as received RTS data.

• 한국컴퓨터정보학회논문지
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• 제13권1호
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• pp.175-183
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• 2008

네트워크에서 QoS(quality of Service) 제공 기술은 양단간 네트워크 경로의 안정성과 성능의 정도를 나타내는 QoS 척도에 대한 실제 측정에 기반을 두고 있다. QoS 척도 중에서 특히 단방향 지연의 측정은 양단간 두 측정 지점간의 클럭(clock) 동기가 선행되어야 한다. 하지만, 네트워크에서 모든 단말 또는 호스트(host) 사이에는 절대적 또는 상대적인 시간 차이가 존재한다. 본 논문에서는, 단방향 지연 단방향 지연 변이와 일주 지연(round-trip time: RTT) 간의 관계식을 새롭게 유도하여 추정 오류가 일주지연의 사분의 일 이하가 됨을 수학적으로 보여주며, 이를 이용한 단방향 지연과 클럭 오프셋(offset)의 추정 기법을 제안하고 실험을 통하여 본 제안의 유용성을 보여준다.

• 대한전자공학회논문지SD
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• 제42권2호
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• pp.23-30
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• 2005

이 논문에서는 낮은 stand-by power 및 DLL의 재동작 후 fast relocking 구조를 가지는 저전력, 고속 VISI 칩용 DLL(지연 고정 루프) 기반의 다중 클락 발생기를 제안하였다. 제안된 구조는 주파수 곱셈기를 이용하여 주파수 체배가 가능하며 시스템 클락의 듀티비에 상관없이 항상 50:50 듀티비를 위한 Duty-Cycle Correction 구조를 가지고 있다. 또한 DAC를 이용한 디지털 컨트롤 구조를 클락 시스템이 standby-mode에서 operation-mode 전환 후 빠른 relocking 동작을 보장하고 아날로그 locking 정보를 레지스터에 디지털 코드로 저장하기 위해 사용하였다. 클락 multiplication을 위한 주파수 곱셈기 구조로는 multiphase를 이용한 feed-forward duty correction 구조를 이용하여 지연 시간 없이 phase mixing으로 출력 클락의 duty error를 보정하도록 설계하였다. 본 논문에서 제안된 DLL 기반 다중 클락 발생기는 I/O 데이터 통신을 위한 외부 클락의 동기 클락과 여러 IP들을 위한 고속 및 저속 동작의 다중 클락을 제공한다. 제안된 DLL기반의 다중 클락 발생기는 $0.35-{\mu}m$ CMOS 공정으로 $1796{\mu}m\times654{\mu}m$ 면적을 가지며 동작 전압 2.3v에서 $75MHz\~550MHz$ lock 범위와 800 MHz의 최대 multiplication 주파수를 가지고 20psec 이하의 static skew를 가지도록 설계되었다.

• 전기전자학회논문지
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• 제23권3호
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• pp.858-864
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• 2019

본 논문에서는 센서 유틸리티 네트워크에서 센서 노드들 사이의 주파수 차이로 인한 데이터 손실을 제거하기 위한 클록 시스템이 제안된다. 각 센서 노드를 위한 제안된 클록 시스템은 버스트 클록-데이터 복원 회로, 32-위상 클록을 출력하는 디지털 위상 고정 루프, 그리고 프로그래밍 가능한 개방형 루프 분수 분할기를 사용하는 디지털 주파수 합성기로 구성된다. 첫번째 센서 노드에는 버스트 클록-데이터 복원 회로 대신 능동 인덕터를 사용하는 CMOS 발진기가 사용된다. 제안된 클록 시스템은 1.2 V 공급 전압을 이용하는 65nm CMOS 공정에서 설계된다. 센서 노드들 사이의 주파수 오류가 1%일 때, 제안하는 버스트 클록-데이터 복원 회로는 기준 클록으로 5Mbps 데이터 속도에 대해 64배 체배된 주파수를 가짐으로 4.95 ns의 시간지터를 가진다. 설계된 디지털 주파수 합성기의 주파수 변경은 100 kHz에서 320 MHz의 주파수 범위에서 출력 클록의 한 주기 내에 수행된다.

• 한국시뮬레이션학회논문지
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• 제4권2호
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• pp.31-40
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• 1995

A hybrid simulation model consists of real physical entities as well as simulated ones. It also contains logical processes for decision making for each operation units, a group of the entities. During the execution of such simulations, the physical and the logical processes consume real clock time while the activity durations of the simulated ones are generated. Due to the inherent chracteristics of the subjects of the communication channels. Since one can not undo an real event already taken place, the traditional central clock approach is used for the synchronization of the events(Kim[6]). However, there are still chances of causality errors due to the randomness in the communication delays. This error is not found in the distributed pure simulations. This paper explains the error in details and proposes a prevention scheme that is simple to implement.

• 반도체디스플레이기술학회지
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• 제22권1호
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• pp.43-48
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• 2023

This paper discusses the design of 32Mbyte asynchronous nonvolatile memory modules, which includes self-diagnosis and RTC (Real Time Clock) functions to enhance their data stability and reliability. Nonvolatile memory modules can maintain data even in a power-off state, thereby improving the stability and reliability of a system or device. However, due to the possibility of data error due to electrical or physical reasons, additional data loss prevention methods are required. To minimize data error in asynchronous nonvolatile memory modules, this paper proposes the use of voltage monitoring circuits, self-diagnosis, BBT (Bad Block Table), ECC (Error Correction Code), CRC (Cyclic Redundancy Check)32, and data check sum, data recording method using RTC. Prototypes have been produced to confirm correct operation and suggest the possibility of commercialization.

• 한국정보통신학회논문지
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• 제20권3호
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• pp.577-582
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• 2016

전류 컨베이어를 사용하는 카운터 타입의 동기형 시간-디지털 변환기를 공급전압 3volts에서 $0.18{\mu}m$ CMOS 공정을 이용하여 설계하였다. 비동기 시간-디지털 변환기의 단점을 보완하기 위해 클록은 시작신호가 인가되면 시작신호와 동기화되어 생성된다. 비동기형 시간-디지털 변환기에서 디지털 출력 값의 에러는 클록주기인 $-T_{CK}$에서 $T_{CK}$이다. 그러나 동기형 시간-디지털 변환기의 경우 에러는 0에서 $T_{CK}$이다. 시작신호와 클록의 동기화로 인하여 시간간격 신호를 디지털 값으로 변환할 때 출력 값의 에러 범위는 감소한다. 또한 고주파의 외부 클럭을 사용하지 않음에 따라 회로의 구성이 간단하다. 설계된 시간-디지털 변환기의 동작은 HSPICE 시뮬레이션을 통하여 확인하였다.

• 한국컴퓨터정보학회논문지
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• 제18권7호
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• pp.47-55
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• 2013

임베디드 시스템에 구현되는 대부분의 어플리케이션들은 MCU가 제공하는 타이머를 사용한다. 타이머 사용의 목적은 실시간 운영체제의 소프트웨어 타이머 구현에서부터 센서의 워밍업이나 처리의 경과 시간 측정 등에 이르기까지 다양하다. 이들어플리케이션들이의시간측정은그길이뿐만아니라정밀도측면에서수us~수백ms 정도로 그 범위가 다양하다. 이 논문에서는 타이머를 활용하는 과정에서 클록 펄스 비동기화로 인해 발생할 수 있는 오차 요인을 분석하고, 이러한 오차를 감소시키기 위한 타이머 클록 펄스 동기화 방안을 제시한다. 실험 결과, 32768Hz의 타이머를 8 분주한 4096Hz 타이머의 경우 약 230us까지의 편차가 발생하지만, 제안된 방법을 적용하면 타이머로 인한 편차를 10us 이내로 유지할 수 있다.

• 한국항행학회논문지
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• 제26권6호
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• pp.404-411
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• 2022

위성항법시스템 운용 시 주요 기능은 항법위성의 궤도를 정확히 결정하여 항법메시지로 전송하는 것이다. 본 연구에서는 확장 칼만필터와 정밀동역학모델을 결합하여 항법위성의 궤도결정을 수행하는 소프트웨어를 개발하였다. IGS (international gnss service) 지상국의 실제 관측값을 사용하여 GPS (global positioning system)와 QZSS (quasi-zenith satellite system)의 궤도결정을 수행하고, IGS 정밀궤도력과 비교하여 항법시스템의 주요 성능지표인 URE (user range error)를 계산하였다. 항법위성에 탑재된 시계오차를 추정할 경우 radial 방향 궤도오차와 시계오차가 높은 역상관 관계를 가지는데 서로 상쇄되어 GPS와 QZSS의 궤도결정 URE 표준편차는 1.99 m, 3.47 m로 낮은 수준을 유지하였다. 항법위성 시계오차를 추정하는 대신 항법메시지의 시계오차를 모델링한 값으로 대체하여 궤도결정을 수행하였으며, URE와 지역적 상관관계 및 지상국 배치에 의한 영향을 분석하였다.