• 대한기계학회논문집
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• 제19권11호
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• pp.3072-3083
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• 1995

The numerical simulation on the three-dimensional natural convection heat transfer in the enclosure with heat generating chip is performed, and the effects of convective heat loss and vents are also examined. The effects of the Rayleigh number and outer Nusselt number (Nu$_{0}$) on the maximum chip temperature and the fractions of heat loss from the hot surfaces are investigated. The results show that conduction through the substrate is dominant in heat dissipation. With the increase of Rayleigh number, heat dissipation through the chip surfaces increases and heat loss through the substrate decreases. Maximum dimensionless temperature with vents is found to decrease about 40% compared to the one without vents at Nu$_{0}$=0.l. It is also shown that effects of size and location of the vents are negligible.ble.

• 한국세라믹학회지
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• 제29권12호
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• pp.956-962
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• 1992

The predominant sintering mechanisms of low firing temperature ceramic substrate which consists of borosilicate glass containing alumina as a filler are the rearrangement of alumina particles and the viscous flow of glass powders. In this system, sintering condition depends on the volume ratio of alumina to glass and on the particle size. When the substrate contains about 35 vol% alumina filler and the average alumina particle size is 4 $\mu\textrm{m}$, the best firing condition is obtained at the temperature range of 900∼1000$^{\circ}C$. The extensive rearrangement behavior occurs at these conditions, and the optimum sintering condition is attained by smaller size of glass particles, too. The formation of cristobalite during sintering causes the difference of thermal expansion coefficient between the substrate and Si chip. This phenomenon degradates the capacity of Si chip. Therefore, the crystallization should be prevented. In the alumina filled borosilicate glass system, the crystallization does not occur. This effect may have some relation with aluminum ions in alumina. For aluminum ions diffuse into glass matrix during sintering, functiong as network former.

• Journal of Welding and Joining
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• 제20권2호
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• pp.90-94
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• 2002

FC-BGA has advantages over other interconnection methods including high I/O counts, better electrical performance, high throughput, and low profile. But, FC-BGA has a lot of reliability issues. The 2nd level solder joint reliability of the FC-BGA with large chip on laminate substrate was studied in this paper. The purpose of this study is to discuss solder joint failures of 2nd level thermal cycling test. This work has been done to understand the influence of the structure of package, the properties of underfill, the properties and thickness of bismaleimide tiazine substrate and the temperature range of thermal cycling on 2nd level solder joint reliability. The increase of bismaleimide tiazine substrate thickness applied to low modulus underfill was improve of solder joint reliability. The resistance of solder ball fatigue was increased solder ball size in the solder joints of FC-BGA.

• 반도체디스플레이기술학회지
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• 제4권2호
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• pp.33-37
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• 2005

Bare-chip packaging becomes more popular along with the miniaturization of IT components. In this paper, we have studied flip-chip process, and developed automated bonding system. Among the several bonding method, NCP bonding is chosen and batch-type equipment is manufactured. The dual optics and vision system aligns the chip with the substrate. The bonding head equipped with temperature and force controllers bonds the chip. The system can be easily modified fer other bonding methods such as ACF.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2001년도 3rd Korea-Japan Advanced Semiconductor Packaging Technology Seminar
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• pp.183-192
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• 2001

1- Buildup PCB technology is utilized to a bare chip attach substrate technology for packaging of semiconductor chip 2- Requirement for the substrate design rule is described in SIA International Technology Roadmap for Semiconductor. 3- There are seven fabrication methods of build-up technology. 4- Coating and lamination for resin and photo, and laser for micro via hope processes are available. Below $50\mu\textrm{m}$ in diameter is possible. 5- Fine pitch lines down to $30\mu\textrm{m}$ can be achieved by pattern plating with better electrical property. 6- Dielectric loss reduction is a key material improvement item for next generation build-up technology. 7- High band width up to 512 GB/s is possible with current wiring groundrule.

• 마이크로전자및패키징학회지
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• 제26권4호
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• pp.47-53
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• 2019

Polydimethylsiloxane (PDMS)를 베이스 기판으로 사용하고 이보다 강성도가 높은 polytetrafluoroethylene(PTFE)를 island 기판으로 사용한 soft PDMS/hard PDMS/PTFE 구조의 강성도 경사형 신축 패키지를 형성하고, 이의 신축변형에 따른 저항특성을 분석하였다. PDMS/PTFE 기판패드에 50 ㎛ 직경의 칩 범프들을 anisotropic conductive paste를 사용하여 실장한 플립칩 접속부는 96 mΩ의 평균 접속저항을 나타내었다. Soft PDMS/hard PDMS/PTFE 구조의 신축 패키지를 30% 변형률로 인장시 PTFE의 변형률이 1%로 억제되었으며, PTFE 기판에 형성한 회로저항의 중가는 1%로 무시할 정도였다. 0~30% 범위의 신축변형 싸이클을 2,500회 반복시 회로저항이 1.7% 증가하였다.

• 농업생명과학연구
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• 제44권5호
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• pp.9-13
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• 2010

본 연구는 절화용 국화의 양액재배를 위한 코코넛 배지의 이용 가능성을 검토하기 위해 수행되었다. 본 연구에서 코코넛 배지는 중과피에서 유래된 dust와 fiber 그리고 가공된 chip을 이용하여 조성하였다. 시험구의 처리는 코코넛 단용배지 (dust 100%), dust와 fiber 그리고 dust와 chip을 각각 70:30의 부피비로 혼합한 혼용배지, 그리고 비교를 위해 펄라이트를 대조구로 하였다. 배지별 함수율은 펄라이트배지에서 75.8%로 가장 낮았고 코코넛 더스트 단용배지에서 93.1%로 가장 높게 나타났다. 배액의 pH는 코코넛 단용 및 혼용배지에서 5.8 ~ 6.5사이였으나 펄라이트배지에서 6.7 ~ 7.3의 범위로 높게 나타났다. 배액의 EC는 코코넛 단용배지에서 가장 높고 펄라이트배지에서 가장 낮은 것으로 나타났다. 국화의 초장, 엽면적, 그리고 건물량은 펄라이트배지와 코코넛 단용배지와 비교하여 코코넛 혼용배지에서 우수한 것으로 나타났다. 배지처리별 개화소요일수는 차이가 없었다.

• 대한기계학회논문집A
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• 제28권4호
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• pp.435-442
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• 2004

This paper presents a hermetic MEMS on-chip package bonded by a closed-loop AuSn solder-line. We design three different package specimens, including a substrate heated specimen without interconnection-line (SHX), a substrate heated specimen with interconnection-line (SHI) and a locally heated specimen with interconnection-line (LHI). Pressurized helium leak test has been carried out for hermetic seal evaluation in addition to the critical pressure test for bonding strength measurement. Substrate heating method (SHX, SHI) requires the bonding time of 40min. at 400min, while local heating method (LHI) requires 4 min. at the heating power of 6.76W. In the hermetic seal test. SHX, SHI and LHI show the leak rates of 5.4$\pm$6.7${\times}$$^{-10}$ mbar-l/s, 13.5$\pm$9.8${\times}$$^{-10}$ mbar-l/s and 18.5$\pm$9.9${\times}$$^{-10}$ mbar-l/s, respectively, for an identical package chamber volume of 6.89$\pm$0.2${\times}$$^{-10}$. In the critical pressure test, no fracture is found in the bonded specimens up to the applied pressure of 1$\pm$0.1MPa, resulting in the minimum bonding strength of 3.53$\pm$0.07MPa. We find that the present on-chip packaging using a closed AuSn solder-line shows strong potential for hermetic MEMS packaging with interconnection-line due to the hermetic seal performance and the shorter bonding time for mass production.

• 한국지능시스템학회논문지
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• 제23권4호
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• pp.286-291
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• 2013

대시야 백색광간섭계(WSI ; White Light Scanning Interferometer)를 이용하여, Flip Chip Bump 검사 공정에 적용하는 것을 목적으로 한 인라인 형태의 플립칩 범프 3차원 검사 장치를 개발한다. 여러 서브스트레이트에 있는 플립칩 범프 높이 측정 결과와 이에 의한 동일한 여러 범프에 대한 반복성 측정 실험 결과를 제시한다. 테스트 벤치에서의 실험 결과와 개발된 플립칩 범프 3차원 검사 장치에서의 실험 결과를 비교하였으며 진동의 영향이 감소되어 개선된 반복성 실험 결과를 얻을 수 있었다. 플립칩 범프 3차원 검사 장치의 검사성능을 평가할 수 있는 기준을 제시한다.

• 마이크로전자및패키징학회지
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• 제25권4호
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• pp.149-154
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• 2018

가로등 및 방폭등용 고출력 LED 조명 시스템의 광원으로서, 다수의 LED 칩이 실장된 50와트급 LED 어레이 모듈을 chip-on-board형 고방열 세라믹-메탈 하이브리드 기판을 사용하여 제작하였다. 고방열 세라믹-메탈 하이브리드 기판은 고열전도 알루미늄 금속 열확산 기판에 저온소결용 글라스-세라믹 절연 페이스트와 은 전극 페이스트를 후막 스크린 공정에 의해 도포한 다음, 건조 후 $515^{\circ}C$에서 동시소성하여 LED 칩을 실장할 세라믹 절연층과 은전극 회로층을 형성하여 제조하였다. 이 하이브리드 기판의 방열특성 평가를 위한 비교 샘플로서 기존의 에폭시 기반 FR-4 복합수지로 만든 써멀비아형 PCB 기판에도 동일한 디자인의 LED 어레이 모듈을 제작한 다음, 다중채널 온도측정장치와 열저항 측정기로 방열특성을 비교 분석하였다. 그 결과, $4{\times}9$ type LED 어레이 모듈에서 세라믹-메탈 하이브리드 기판의 열저항은 써멀비아형 FR-4 기판에 비하여 약 1/3로 나타났으며, 이것은 곧 방열성능이 적어도 3배 이상 높은 것으로 볼 수 있다.