• 정보보호학회논문지
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• 제33권3호
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• pp.427-435
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• 2023

카디널리티 추정은 실생활의 많은 곳에서 사용되며, 큰 범위의 데이터를 처리하는 데 근본적 문제이다. 인터넷이 빅데이터의 시대로 넘어가며 데이터의 크기는 점점 커지고 있지만, 작은 온칩 캐시 메모리만을 이용하여 카디널리티 추정이 이뤄진다. 메모리를 효율적으로 사용하기 위해서, 지금까지 많은 방법이 제안되었다. 그러나, 이러한 알고리즘에서는 estimator 간의 노이즈 발생으로 인해 정확도가 떨어지는 일이 발생한다. 이 논문에서는 노이즈를 최소화하는데 중점을 뒀다. 우리는 여러 개의 데이터 구조를 제안하여 각 estimator가 데이터 구조 수만큼의 추정값을 가지고, 이 중 가장 작은 값을 선택하여 노이즈를 최소화한다. 실험을 통해 이 방법이 이전의 가장 좋은 방법과 비교했을 때, 플로우당 1 bit와 같은 작은 메모리를 사용하면서 더 좋은 성능을 보이는 것을 확인했다.

• 한국정밀공학회지
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• 제11권1호
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• pp.150-156
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• 1994

To meet the process requirement of semiconductor device manufacturing, it is necessary to improve the alignment accuracy in exposure equipments. We developed the excimer laser stepper and will describe the methodology for alignment measurement and experimental results. Our wafer alignment system consists of off-axis optics, TTL(Through The Lens) optics and high precision stage. Off-axis alignment utilizes the image processing and /or diffraction from thealign marks of off-centered chip area. On the other hand, TTL alignment can be used for the die-by-die alignment using dual beam interferometry. When only off-axis alignment was used, the experimental alignment error(lml+3 .sigma. ) was 0.26-0.29 .mu. m, and will be reduced down to 0.15 .mu. m by adding TTL alignment.

• 한국자원식물학회지
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• 제10권1호
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• pp.30-38
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• 1997

국내의 감자 재배지역(栽培地域)에 알맞은 가공용(加工用) 감자품종(品種) 선납(選拉) 및 재배지역(栽培地域)간 품질성(品質性)에 관한 기초자료를 얻고자 재배지역(栽培地域)별로 유망(有望) 가공용(加工用) 품종(品種) 및 계통(系統)들의 규격서(規格薯) 수량(收量) 및 품질(品質)에 미치는 영향에 대하여 시험을 실시한 결과를 요약하면 다음과 같다. 지역에 따른 평 균 총서(總薯) 수량(收量)을 보면 대관령(大關嶺) (3,051 Kg/10a), 강릉(江陵(2,863 Kg/10a), 보성(寶城) (2,844Kg/10a)의 순이었으며 평균(平均) 규격서(規格薯) 수량(收量)은 대관령9大關嶺) (2,351 Kg/10a), 강릉(江陵) (2, 278 Kg/10a), 보성(寶性) (2,246Kg/10a)의 순으로 높았다. 품종별(品種別) 수량(收量)은 각지역 모두 Gemehip이 가장 많았으며 이는 식용(食用)으로 사용하기에 유망하였다. 비중(比重)은 대관령(大關嶺)지역이 비교적 높았으며 품종간(品種間)에는 대서(大西)와 NS1이 높았고 Gemchlp은 낮았으며, 클루코스 함량(含量)은 NS1, 대서(大西), NS2, 수미(秀美) 및 Gemchip순으로 낮게 나타났고 chip color 역시 NS1, 대서(大西), NS2, Gemchip 수미(秀美)순으로 밝아 글루코스 함량과 밀접한 관계를 보여주었다. 제품수율(製品收率)은 각 지역 모두 대서(大닌西), NS1, 수미(秀美), NS2, Gemchip 순(順)으로 나타나 비중(比重)의 순서와 일치하였다. 이상과 같은 결과로 볼 때 대서(大西)와 NS1 품종(品種)이 칩 가공(加工)용 유망품종(有望品種)으로 판단되었다.

• 대한원격탐사학회지
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• 제36권5_2호
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• pp.881-891
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• 2020

고해상도 위성영상의 수요 증가로 국토교통부와 과학기술정보통신부에서 국토관측위성을 개발하고 있다. 국토관측위성의 주요 위성영상 산출물로 정밀보정영상, 정밀정사영상, DSM/DTM, 변화탐지 주제도 등이 계획되어 있다. 이러한 위성영상 산출물의 품질은 위성영상의 기하정확도에 기반하여 결정된다. 따라서, 고품질의 위성영상 산출물을 생성하기 위해 위성영상의 기하학적인 왜곡을 보정하는 것이 중요하다. 또한, 정밀기하수립을 위한 GCP를 취득하는 방법은 대체로 정사영상, 수치지도 등을 이용하여 수동으로 취득한다. 이 방식은 GCP를 취득하는데 많은 시간이 요구된다. 따라서, 자동으로 GCP를 추출하여 GCP 취득 시간과 정밀정사영상 생성 시간을 줄이는 것이 필요하다. 이를 위해, 국토관측위성으로 촬영한 위성영상의 정밀한 기하보정과 GCP 추출 시 사용자의 개입을 최소화할 수 있는 정밀영상생성시스템을 개발하였다. 본 논문은 국토관측위성용으로 개발된 정밀영상생성시스템의 산출물, 처리 과정 및 시스템 구성에 대해서 설명하고 개발된 시스템의 처리시간 성능에 대해서 기술한다. 본 시스템을 통해 개발된 기술과 데이터베이스를 활용하여 한반도를 촬영한 모든 국토관측위성영상으로부터 신속하게 정밀정사영상을 생성할 수 있을 것으로 기대된다. 향후, GCP DB와 DEM DB의 데이터를 해외지역으로 확장하여 해외지역의 정밀영상을 생성할 수 있는 후속 연구가 필요하다.

• 융합신호처리학회논문지
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• 제9권1호
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• pp.62-74
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• 2008

본 논문에서는 전파천문용으로 사용하기 위한 대칭형 디지털 필터 코어의 설계를 제안한다. 본 논문에서는 Xilinx사의 Virtex-4 SX55 모델의 FPGA칩을 기반으로 한국우주전파관측망(Korean VLBI Network; KVN)의 자료획득시스템에서 요구하는 FIR 필터 코어의 기능을 VHDL 코드로 설계하였다. 본 논문에서 설계한 디지털 필터는 디지털 필터계수를 공유하여 시스템의 효율을 증대시킨 대칭형 구조(Symmetric Structure)를 갖는다. 대칭구조의 디지털 필터(Symmetric FIR Filter Unit; SFFU)는 제한된 시스템 클록을 이용하여 데이터의 처리를 효과적으로 수행하기 위해 병렬처리 방법을 사용한다. 따라서 본 논문에서는 SFFU의 효율적인 설계를 위해 전체적인 IP core의 합성 및 실험에는 통합 합성 소프트웨어 ISE Foundation을 사용하였으며, GUI 환경이 뛰어난 core generator를 활용하였다. 설계한 디지털 필터 코어의 합성 결과, 최대 동작 주파수는 260MHz를 약간 상회하는 수준까지 달성하였으며, 슬라이스, LUT 등의 리소스 사용량은 40% 이하임을 확인하였다 또한 Mentor Graphics사의 Modelsim 6.la 버전을 이용하여 SFFU(Symmetric FIR Filter Unit)의 시뮬레이션을 수행한 결과, 오류 없이 작동하는 것을 확인하였다. SFFU의 기능을 확인하기 위하여 추가적으로 Matlab을 이용하여 의사 신호를 이용한 시뮬레이션을 수행하였다. 시뮬레이션과 설계한 디지털 FIR 필터의 비교실험결과에서 FIR 필터의 기능을 수행하고 있음을 확인할 수 있어 본 논문에서 FPGA와 VHDL을 이용하여 설계한 대칭구조의 디지털 FIR 필터의 유효성을 확인할 수 있었다.

• 대한전자공학회논문지SD
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• 제43권12호
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• pp.23-32
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• 2006

다층 고속 디지털 보드에 대한 빠르고 정확한 전압 버스 설계 방법은 정확하고 정밀한 고속 보드에 전원 공급망 설계 방법을 위해 고안되었다. FAPUD는 PBEC(Path Based Equivalent Circuit)모델과 망 합성 방법의 두 중요 알고리즘을 기반으로 구성된다. PBEC 모델 기반의 회로 레벨의 2차원 전원 분배 망의 전기적 값으로부터 lumped 1차원 회로 모델로 간단한 산술 표현들을 활용한다 제안된 PBEC 기반인 회로 단계 설계는 제안한 지역 접근법을 이용해 수행된다. 이 회로 단계 설계는 온칩 디커플링 커패시터의 크기, 오프칩 디커플링 커패시터의 위치와 크기, 패키지 전압 버스의 유효한 인덕턴스를 직접 결정하고 계산한다. 설계 출력에 따라 모든 디커플링 커패시터가 포한된 lumped 회로 모델과 전압 버스의 레이아웃은 FAPUD 방법을 이용한 후 얻을 수 있다. 미세조정 과정에서, I/O Switching에 의해 덧붙여진 Simultaneous Switching Noise(SSN)를 고려한 보드 재 최적화가 수행될 수 있다 이는 전원 공급 잡음에 I/O 동작 효과가 lumped 회로 모델을 가지고 전 동작 주파수 범위에 대해 추산될 수 있기 때문이다. 게다가 만약 설계에 조정이 필요하거나 교체해야 한다면, FAPUD 방법은 다른 전면 설계변경 없이 디커플링 커패시터들을 대체하여 설계를 수정하는 것이 가능하다. 마지막으로 FAPUD 방법은 전형적인 PEEC 기본설계 방법과 비교해 정확하고 FAPUD 방법의 설계 시간은 전형적인 PEEC 기본 설계 방법의 시간보다 10배가 빠르다.

• 한국산학기술학회논문지
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• 제17권3호
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• pp.699-707
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• 2016

중앙처리장치를 중심으로 하는 각종 내장형 시스템은 현재 각종 산업에 매우 광범위하게 쓰이고 있다. 특히 사물인터넷 등의 deeply embedded (심층 내장형) 시스템은 저비용, 소면적, 저전력, 빠른 시장 출시, 높은 코드 밀도 등을 요구한다. 본 논문에서는 이러한 요구 조건을 만족시키는 중앙처리장치를 제안하고, 이를 중심으로 한 시스템온칩 플랫폼을 소개한다. 제안하는 중앙처리장치는 16 비트라는 짧은 명령어로만 이루어진 확장형 명령어 집합 구조를 갖고 있어 코드 밀도를 높일 수 있다. 그리고, 다중사이클 아키텍처, 카운터 기반 제어 장치, 가산기 공유 등을 통하여 로직 게이트가 차지하는 면적을 줄였다. 이 코어를 중심으로, 코프로세서, 명령어 캐시, 버스, 내부 메모리, 외장 메모리, 온칩디버거 및 주변 입출력 장치들로 이루어진 시스템온칩 플랫폼을 개발하였다. 개발된 시스템온칩 플랫폼은 변형된 하버드 구조를 갖고 있어, 메모리 접근 시 필요한 클락 사이클 수를 감소시킬 수 있었다. 코어를 포함한 시스템온칩 플랫폼은 상위 언어 수준과 어셈블리어 수준에서 모의실험 및 검증하였고, FPGA 프로토타이핑과 통합형 로직 분석 및 보드 수준 검증을 완료하였다. $0.18{\mu}m$ 디지털 CMOS 공정과 1.8V 공급 전압 하에서 ASIC 프론트-엔드 게이트 수준 로직 합성 결과, 50MHz 동작 주파수에서 중앙처리장치 코어의 논리 게이트 개수는 7700 수준이었다. 개발된 시스템온칩 플랫폼은 초소형 보드의 FPGA에 내장되어 사물인터넷 분야에 응용된다.

• 한국지능시스템학회논문지
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• 제14권4호
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• pp.512-516
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• 2004

상황인식(context-aware)은 인간-컴퓨터 상호작용의 단점을 극복하기 위한 방범으로써 많은 주목을 받고 있다. 이 논문에서는 SoC(System-on-a-Chip)로 구현될 수 있는 상황인식 시스템 구조를 제안한다. 제안한 구조는 센서 추상화, 컨텍스트 변경에 대한 통지 메커니즘, 모듈식 개발, if-then 규칙을 이용한 쉬운 서비스 구성과 유연한 상황인식 서비스 구현을 지원한다. 이 구조는 통신 모듈, 처리 모듈, 블랙보드를 포함하는 SoC 마이크로프로세서 부분과 규칙 기반 시스템 모듈을 구현한 하드웨어로 구성된다. 규칙 기반 시스템 하드웨어는 모든 규칙의 조건부에 대해 매칭 연산을 병렬로 수행하고, 규칙의 결론부는 마이크로프로세서에 내장된 행위 모듈을 호출함으로써 작업을 수행한다. 제안한 구조의 SoC 시스템의 규칙의 매칭부분은 SystemC SoC 개발 환경에서 설계하여 구조의 타당성을 확인하였고, 마이크로프로세서에 내장될 행위모듈에 대해서는 소프트웨어적으로 타당성을 확인하였다. 제안한 SoC 기반의 상황인식 시스템 구조는 주거 환경에서 컨텍스트를 인식하여 노인을 보조하는 지능형 이동 로봇 등에 적용될 수 있을 것으로 기대된다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2000년도 춘계종합학술대회
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• pp.465-469
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• 2000

광대역 무선 디지털 통신 시스템용 파이프라인 적응 결정귀환 등화기 (pipelined adaptive decision- feedback equalizer; PADFE)를 0.25-$\mu\textrm{m}$ CMOS 공정을 사용하여 full custom 단일 칩으로 설계하였다. ADFE의 동작속도를 향상시키기 위해 DLMS (delayed least-mean-square)을 적용한 2-stage 파이프라인 구조로 설계하였다. PADFE의 필터와 계수갱신 블록 등 모든 연산을 redundant binary (RB) 수치계로 처리하였으며, 2의 보수 수치계를 사용하는 기존의 방식에 비해 연산량의 감소와 동작속도의 향상이 얻어졌으며, 또한 전체적인 구조의 단순화에 의해 VLSI 구현이 용이하다는 장점을 갖는다. COSSAP을 이용한 알고리듬 레벨 시뮬레이션을 통해 파이프라인 stage 수, 필터 tap 수, 계수 및 내부 비트 수 등의 설계 파라메터 결정과 bit error rate (BER), 수렴속도 등을 분석하였다. 설계된 PADFE는 약 205,000개의 트랜지스터로 구성되며, 코어의 면적은 1.96$\times$1.35-mm$^{2}$이다. 시뮬레이션 결과, 2.5-V 전원전압에서 200-MHz의 클록 주파수로 안전하게 동작할 수 있을 것으로 예상되며, 평균 전력소모는 약 890-mW이다.

• 한국통신학회논문지
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• 제21권12호
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• pp.3235-3245
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• 1996

이산스펙트럽(Spread Spectrum) 통신 시스템에 사용되는 DDFS(Direct Digital Frequency Synthesizer)는 짧은 천이시간과 광대역의 특성을 요구하고, 전력소모도 적어야 한다. 이를 위해서 본 연구의 DDFS는 파이프라인 구조의 위상 가산기와 4개의 sine ROM을 병렬로 구성하여, 단일 sine ROM으로 구성된 DDFS에 비해 처리 속도를 4배 개선하였다. 위상 가산기의 위상 잘림으로 나빠지는 스펙트럼 특성은 위상 가산기 구조와 같은 잡음 정형기를 사용하여 보상하였고, 잡음 정형기의 출력 중 상위 8-bit만을 sine ROM의 어드레스로 사용하였다. 각각의 sine ROM은 사인 파형의 대칭성을 이용하여, 0 ~ $\pi$/2 사인 파형의 위상, 진폭 정보를 저장함으로 0 ~ 2$\pi$ 사인 파형의 정보를 갖는 sine ROM에 비해 크기를 크게 줄였고, 어드레스의 상위 2-bit를 제어 비트로 사용하여 2$\pi$의 사인 파형을 조합했다. 입력 클럭을 1/2, 1/4로 분주하여, 1/4 주기의 낮은 클럭 주파수로 대부분의 시스템을 구동하여, 소비 전력을 감소시켰다. DDFS 칩은 $0.8{\mu}$ CMOS 표준 공정의 게이트 어레이 기술을 이용ㅇ하여 구현하였다. 측정 결과 107MHz의 구동 클럭에서 안정하게 동작하였고, 26.7MHz의 최대 출력 주파수를 발생시켰다. 스펙트럼 순수도(Spectral purity)는 -65dBc이며, tuning latency는 55 클럭이다. DDFS칩의 소비 전력은 40MHz의 클럭 입력과 5V 단일 전원을 사용하였을 때 276.5mW이다.