• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.894-897
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• 2006

Spatial distribution of injected electrons and holes is evaluated by using single-junction charge pumping technique in SONOS(Poly-silicon/Oxide/Nitride/Oxide/Silicon) memory cells. Injected electron are limited to length of ONO(Oxide/Nitride/oxide) region in locally ONO stacked cell, while are spread widely along with channel in fully ONO stacked cell. Hot-holes are trapped into the oxide as well as the ONO stack in locally ONO stacked cell.

• 반도체디스플레이기술학회지
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• 제2권2호
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• pp.17-20
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• 2003

The current drive in an MOSFET is limited by the intrinsic channel resistance. All the other parasitic elements in a device structure playa significant role and degrade the device performance. These other resistances need to be less than 10%-20% of the channel resistance. To achieve the requirements, we should investigate a methodology of separation and quantification of those resistances. In this paper, we developed the extraction method of resistances using calibrated TCAD simulation. The resistance of the extension region is also partially determined by the formation of a surface accumulation region that forms under the gate in the tail region of the extension profile.

• Journal of information and communication convergence engineering
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• 제4권2호
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• pp.84-87
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• 2006

Lateral distributions of locally injected electrons and holes in an oxide-nitride-oxide (ONO) dielectric stack of two different silicon-oxide-nitride-oxide-silicon (SONOS) memory cells are evaluated by single-junction charge pumping technique. Spatial distribution of electrons injected by channel hot electron (CHE) for programming is limited to length of the ONO region in a locally ONO stacked cell, while is spread widely along with channel in a fully ONO stacked cell. Hot-holes generated by band-to-band tunneling for erasing are trapped into the oxide as well as the ONO stack in the locally ONO stacked cell.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.344-345
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• 2012

The Gate-Induced-Drain-Leakage (GIDL) current with channel doping and width dependence are characterized. The GIDL currents are found to increase in MOSFETs with higher channel doping levels and the observed GIDL current is generated by the band-to-band-tunneling (BTBT) of electron through the reverse-biased channel-to-drain p-n junction. A BTBT model is used to fit the measured GIDL currents under different channel-doping levels. Good agreement is obtained between the modeled results and experimental data. The increase of the GIDL current at narrower widths in mainly caused by the stronger gate field at the edge of the shallow trench isolation (STI). As channel width decreases, a larger portion of the GIDL current is generated at the channel-isolation edge. Therefore, the stronger gate field at the channel-isolation edge causes the total unit-width GIDL current to increases for narrow-width devices.

• 전기전자학회논문지
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• 제27권1호
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• pp.45-52
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• 2023

다양한 열전쌍(TC)의 냉점보정(CJC)과 단선 감지 회로설계와 이를 이용한 다채널 TC 인터페이스 회로를 설계하였다. 냉점보정(CJC)과 단선 감지 기능 회로는 열전쌍, CJC 반도체 소자, 계측 증폭기(IA), 단선 감지용 저항 2개와 하나의 다이오드로 구성된다. 이 기본회로를 바탕으로 다채널 인터페이스 회로도 구현하였다. CJC는 보상 전용 반도체와 IA를 사용하여 구현하였고, 단선감지는 2개의 저항과 하니의 다이오드를 사용하여 IA 입력전압이 -0.42V가 되도록 하여 검출하였다. R-형 TC를 사용하여 실험한 결과 설계한 회로는 0℃~1400℃의 온도범위에서 냉점보정 후 오차가 0.14mV에서 3㎶로 감소되었다. 또한, TC가 정상에서 단선인 경우 IA의 출력전압이 88mV에서 -0.42V로 포화된 것을 확인하였다. 0℃~1400℃의 온도 범위에서 설계한 회로의 출력전압은 0V~10V이였다. R-형 TC를 사용하여 4-채널 인터페이스를 실험한 결과에서도 각 채널에 CJC와 단선 감지 결과와 거의 동일하였다. 구현한 다채널 인터페이스는 CJC 반도체 소자의 단자의 변경과 IA의 이득을 조절하면 E, J, K, T, R, S-형 TC에도 동일하게 적용할 수 있는 특징을 갖는다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 추계학술대회 논문집 Vol.21
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• pp.94-94
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• 2008

We have performed simulation for Junction Field Effect Transistor(JFET) using Silvco to improve its electrical properties. The device structure and process conditions of Si-control JFET(Si-JFET) were determined to set its cut off voltage and drain current(at Vg=0V) to -0.5V and $300{\mu}A$, respectively. From electrical property obtained at various implantation energy, dose, and drive-in conditions of p-gate doping, we found that the drive in time of p-type gate was the most determinant factor due to severe diffusion. Therefore we newly designed SiGe-JFET, in which SiGe layer is to epitaxial layers placed above and underneath of the Si-channel. The presence of SiGe layer lessen the p-type dopants (Boron) into the n-type Si channel the phenomenon would be able to enhance the structural consistency of p-n-p junction. The influence of SiGe layer will be discussed in conjunction with boron diffusion and corresponding I-V characteristics in comparison with Si-control JFET.

• 대한기계학회논문집B
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• 제40권4호
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• pp.227-236
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• 2016

본 논문에서는 $600{\times}600{\mu}m$ 사각 마이크로 채널에서 T자형 합류지점에서의 기체 및 액체의 주입방법이 기포 및 액체 슬러그의 생성에 미치는 영향을 실험을 통해 살펴보았다. 실험 유체로는 질소와 물을 사용하였으며, 액체 및 기체 겉보기 속도는 각각 0.05 - 1 m/s, 0.1 - 1 m/s 의 범위로 테일러 유동이 나타나는 구간에서 데이터를 얻었다. 기포 길이, 액체 슬러그 길이, 기포 속도 그리고 기포 생성 빈도를 고속 카메라를 사용하여 이미지 분석을 통해 측정하였다. 유사한 입구 겉보기 속도 조건에서, T-자형 합류지점의 main channel에 기체를 주입하는 방법(T_gas-liquid)이 액체를 주입하는 방법(T_liquid-gas)보다 기포와 액체 슬러그의 길이가 길었고 기포 생성 빈도는 낮았다. 한편, 두 주입방법에서 기포 속도는 유사하게 나타났다. T_liquid-gas 주입방법의 기존 예측 상관식은 T_gas-liquid 주입방법의 기포 길이, 기포 속도, 액체 슬러그 길이, 기포 생성 빈도 실험데이터를 각각 ~24 %, ~9 %, ~39 %, ~55 %로 예측하였다.

• 한국통신학회논문지
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• 제17권11호
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• pp.1290-1298
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• 1992

본 논문은 fitting 파라미터를 배제하고 2차원적 Poisson 방정식을 도출해서 short-channel MOSFET의 model 식을 완전히 해석적으로 성립시켰다. 이로 인해 포화영역, 문턱전압, 강반전에 대한 것이 동시에 표현되는 정확한 드레인 전류가 유도되었다. 더욱이 이 model은 short-channel과 body효과, DIBL효과, 그리고 carrier운동에 대한 것도 설명할 수 있으며 온도와 $n^+$접합, 산화층에 관련되는 문턱전압도 표현할 수 있었다.

• Transactions on Electrical and Electronic Materials
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• 제7권3호
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• pp.99-102
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• 2006

The electrical characteristics of CMOS inverter with LDMOSFET are studied for high power and digital circuit application by using two dimensional MEDICI simulator. The simulation is done in terms of voltage transfer characteristic and on-off switching properties of CMOS inverter with variation of channel length and channel doping levels. The channel which surrounds a junction-type source in LDMOSFET is considered to be an important parameter to decide a circuit operation of CMOS inverter. The digital logic levels of input voltage show to increase with increase of n-channel length and doping levels while the logic output levels show to the almost constant.

• E2M - 전기 전자와 첨단 소재
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• 제8권6호
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• pp.708-714
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• 1995

We have discussed the buried-channel(BC) behavior through the subthreshold characteristics of submicron PMOSFET device fabricated with twin well CMOS process. In this paper, we have guessed the initial conditions of ion implantation using process simulation, obtained the subthreshold characteristics as a function of process parameter variation such as threshold adjusting ion implant dose($D_c$), channel length(L), gate oxide thickness($T_ox$) and junction depth of source/drain($X_j$) using device simulation. The buried channel behavior with these process prarameter variation were showed apparent difference. Also, the fabricated pMOSFET device having different channel length represented good S.S value and low leakage current with increasing drain voltage.