• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1093-1096
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• 2003

본 논문에서는, CMOS APS Image Sensor 내에 포함되어 회로의 면적을 줄인 새롭게 제안된 CMOS Bandgap Reference Bias Generator (BGR)를 온도 및 방사능에 대한 응답을 실험하였다. 제안된 BGR 회로의 설계 목표는 V/sub DD/는 2.5V이상이고, V/sub ref/는 0.75V ± 0.5mV 마진을 가지게 하는 것이다. 제안된 BGR회로는 Level Shifter를 갖는 Differential OP-amp단과 Feedback-Loop를 가지는 Cascode Current Mirror를 사용하여 저전압에서도 동작을 가능하게 하였으며, 높은 출력저항 특성을 가지도록 하였다. 제안된 BGR회로는 하이닉스 0.18㎛ ( triple well two-poly five-metal ) CMOS 공정을 이용하여 Test Chip을 제작하였다. 온도의 변화와 Co-60 노출조건 하에서 Total ionization dose (TID) effect된 BGR회로의 V/sub ref/를 측정하여, 이를 평가하였다. 온도에 대한 반응은, 25℃ 일 때의 V/sub ref/에 대해, 각각 45 ℃에서 0.128%. 70℃에서 0.768% 변화하였다. 그리고 온도가 25℃일 때 50krad와 100krad의 방사능을 조사 하였을 경우, V/sub ref/는 각각 2.466%, 그리고 4.612% 변화하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.838-841
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• 2012

본 논문에서는 온도변화에 따른 회로 손상이나 성능 저하를 피하기 위해서 회로 안에 내장할 수 있는 온도 센서 회로를 설계하였다. 일반적인 PTAT회로를 사용하여 온도감지를 하고, 스위치를 내장시켜 회로 동작이 불가능할 정도로 IC 내부 온도가 높을 때는 절전모드로 동작하게 하였다. 또한, 전류미러 및 캐스코드회로를 사용함으로서 전류 정합특성을 향상시켰다. 시뮬레이션 결과 $75^{\circ}C$일 경우 약 1V, $130^{\circ}C$일 경우 1.75V를 출력전압을 발생하였으며, 절전모드의 경우 0V~7uV까지 즉 거의 0V에 가까운 출력전압을 발생함을 확인 할 수 있었다.

• 대한전자공학회논문지SD
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• 제46권4호
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• pp.72-78
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• 2009

본 논문에서는 $0.13{\mu}m$ CMOS 공정의 이득(Kvco) 제어 지연 단을 이용한 위상동기루프에 사용되는 저 위상잡음 CMOS 링 전압제어발진기를 설계 및 제작한다. 제안하는 지연 단은 출력 단자를 잇는 MOSFET을 이용한 능동저항으로 전압제어발진기의 이득을 감소시킴으로써 위상잡음을 개선한다. 그리고 캐스코드 전류원, 정귀환 래치와 대칭부하 등을 이용한다. 제안한 전압제어 발진기의 위상잡음 측정결과는 1.9GHz가 동작 할 때, 1MHz 오프셋에서 -119dBc/Hz이다. 또한 전압제어발진기의 이득과 전력소모는 각각 440MHz/V와 9mW이다.

• 한국정보통신학회논문지
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• 제11권8호
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• pp.1544-1551
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• 2007

본 논문에서는 넓은 동작전압 범위와 저소비 전력 그리고 개선된 파워-업 특성을 가지는 캐스코드 전류 거울형 CMOS 밴드갭 기준전압 발생기의 스타트-업 회로를 제안하였다. 새롭게 제안된 스타트-업 회로는 기존의 스타트-업 회로에 비해 안정적인 파워-업 특성을 가지며 공급전압(VDDA)이 높아지더라도 밴드갭 기준전압 발생기 회로의 동작에 영향을 미치지 않는 것을 모의실험을 통하여 확인하였고 $0.18{\mu}m$ tripple-well CMOS 공정을 이용하여 테스트 칩을 제작하고 측정하였다. 측정 된 기준전압 Vref는 평균값이 738mV이고 $3{\sigma}$는 29.88mV이다.

• 대한전자공학회논문지SD
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• 제48권12호
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• pp.91-96
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• 2011

본 논문에서는 전류 모드 동작에 기반한 IEEE 802.15.4 규격을 만족하는 2.4GHz 저전력 직접 변환 송신기를 제안하고 $0.13{\mu}m$ CMOS 공정을 이용하여 구현하였다. 제안된 송신기는 디지털-아날로그 변환기, 저역통과 필터, 가변 이득 I/Q 상향 혼합기, 구동 증폭기 및 LO 버퍼를 포함하는 주파수 나누기 2회로로 구성되어 있다. 디지털-아날로그 변환기와 저역통과 필터(LPF), 가변이득 I/Q 상향 혼합기의 트랜스컨덕터 단을 하나의 전류 미러 회로로 합친 간단한 구조를 제안하여 전력 소모를 줄이면서 선형성을 향상할 수 있도록 하였다. 구동 증폭기는 캐스코드 타입의 증폭기로 제어 신호를 이용하여 이득을 조절할 수 있게 하였고, 외부 4.8GHz 신호를 받아 주파수 나누기 2 전류 모드 로직 (CML) 회로를 사용하여 2.4GHz I/Q 차동 LO 신호를 생성하도록 설계하였다. 구현한 송신기는 30dB의 이득 조정 범위를 가지면서 0dBm의 최대 출력 신호에서 33dBc의 LO 누설 성분, 40dBc의 3차 하모닉 성분의 특성을 보이며, 구현한 칩의 면적은 $1.76mm{\times}1.26mm$으로 전력소모는 1.2V 단일 전원 전압으로부터 10.2mW이다.

• 전자공학회논문지
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• 제50권7호
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• pp.122-130
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• 2013

본 논문에서는 주로 고속 디지털 통신시스템 응용을 위해 고해상도, 저전력 및 소면적을 동시에 만족하는 45nm CMOS 공정으로 제작된 4단 파이프라인 구조의 12비트 100MS/s ADC를 제안한다. 입력단 SHA 회로에는 높은 입력 주파수를 가진 신호가 인가되어도 12비트 이상의 정확도로 샘플링할 수 있도록 게이트-부트스트래핑 회로가 사용된다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 높은 신호스윙을 얻기 위해 이득-부스팅 구조의 2단 증폭기를 사용하며, 넓은 대역폭과 안정적인 신호정착을 위해 캐스코드 및 Miller 주파수 보상기법을 선택적으로 적용하였다. 채널길이 변조현상 및 전원전압 변화에 의한 전류 부정합을 최소화하기 위하여 캐스코드 전류 반복기를 사용하며, 소자의 부정합을 최소화하기 위하여 전류 반복기와 증폭기의 단위 넓이를 통일하여 소자를 레이아웃 하였다. 또한, 제안하는 ADC에는 전원전압 및 온도 변화에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 다양한 시스템에 응용이 가능하도록 하였다. 제안하는 시제품 ADC는 45nm CMOS 공정으로 제작되었으며 측정된 DNL 및 INL은 각각 최대 0.88LSB, 1.46LSB의 값을 가지며, 동적성능은 100MS/s의 동작속도에서 각각 최대 61.0dB의 SNDR과 74.9dB의 SFDR을 보여준다. 시제품 ADC의 면적은 $0.43mm^2$ 이며 전력소모는 1.1V 전원전압 및 100MS/s 동작속도에서 29.8mW이다.