• 대한전자공학회논문지SD
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• 제39권9호
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• pp.55-61
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• 2002

캐리 선택 가산기에 파이프라인을 적용하면 적은 수의 파이프라인 스테이지를 가지면서 많은 수의 파이프라인 스테이지를 갖는 가산기처럼 높은 주파수 상에서 구동한다. 이 논문에서는 캐리 선택 가산기 구조를 적용한 4 블록 5스테이지 파이프라인 32비트 가산기를 제안하였다. 이 제안된 가산기는 기존의 16스테이지 파이프라인 32비트 가산기와 같이 높은 주파수에서 동작한다. 그럼에도 불구하고 이 제안된 가산기는 기존 16 스테이지 파이프라인 가산기 보다 3배 적은 트랜지스터로 구현 가능하다. 이 가산기는 0.25um CMOS 공정으로 구현할 때 2.5V전압에서 1.67GHz으로 동작한다.

• 한국컴퓨터정보학회논문지
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• 제4권3호
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• pp.47-52
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• 1999

마이크로 프로세서와 DSP(Digital Signal Process)의 성능에 매우 중요한 역할을 하는 가산기는 어떠한 캐리 생성 방식을 적용하느냐에 따라 그 성능이 크게 좌우된다. 이에 본 논문에서는 연산속도 면에서 우수한 캐리 륵어헤드 방식(Carry Look-ahead Algorithm)과 면적 면에서 우수한 캐리 선택 방식(Carry Select Algorithm)을 이용하였으며, 이 두 방식의 최적조합을 적용하여 고속 64비트 가산기를 설계하였다. 따라서 본 논문은 연산속도와 면적을 모두 개선한 최적의 CLSA(Carry Look-ahead Select Adder) 방식을 제안하였으며. 시뮬레이션을 통하여 설계된 회로의 우수성을 입증하였다.

• 한국정보처리학회논문지
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• 제2권6호
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• pp.969-973
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• 1995

본 논문에서는 기존의 병렬 승산기 어레이에서 사용된 CSA(carry select adder) 셀 구조를 수정하여 승산시간을 감소하는 새로운 병렬 승산기 어레이를 제안한다. MCSA(modified CSA)의 입력에 가수와 피가수가 자리올림보다 먼저 인가된다. 그리고 자리올림 전달 가산기를 위하여 DCSA(doubled inverted imput CSA)를 설계하여 최종 승산항 다음에 추가한다. 제안된 안은 MCSA와 DCSA를 사용하여 설계하고 모의실험을 한다. 회로의 크기는 기존의 CAS셀을 사용한 기존의 승산기 어레이에 비하여 약 13% 증가했지만 연산시간은 약 52% 감소함을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.913-916
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• 2009

본 논문에서는 한국형 표준 해쉬 알고리듬인 HAS-160을 구현하는 프로세서를 설계하였다. 각 단계연산에 사용되는 4개의 가산기는 연산성능을 높이기 위해 5:3 및 3:2 캐리보존 가산기(carry-save adder)와 캐리선택가산기(carry-select adder)의 혼합구조를 사용하였다. 설계된 HAS-160 프로세서는 512 비트 메시지로부터 160 비트의 해쉬코드를 생성하는데 82 클록주기가 소요되며, 50 MHz@3.3-V로 동작하는 경우 312 Mbps의 성능을 나타낸다. $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 17,600개의 게이트로 구현되었다.

• 한국정보통신학회논문지
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• 제14권3호
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• pp.715-722
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• 2010

임의의 길이의 메시지를 160 비트의 해쉬(hash) 코드로 압축하는 한국형 해쉬 알고리듬 표준 HAS-160의 하드웨어 구현에 대해 기술한다. 저면적 구현과 고속 연산을 위해 단계연산 회로를 5:3 및 3:2 캐리보존 가산기(carry-save adder)와 캐리선택 가산기(carry-select adder)의 혼합구조를 사용하여 설계하였다. 512 비트 메시지 블록으로부터 160 비트의 해쉬코드를 생성하는데 82 클록주기가 소요되며, 50 MHz@3.3-V로 동작하는 경우 312 Mbps의 성능을 나타낸다. 설계된 HAS-160 프로세서는 FPGA 구현을 통해 기능을 검증하였으며, 0.35-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 17,600개의 게이트와 약 $1\;mm^2$의 면적으로 구현되었다.

• 복식문화연구
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• 제25권2호
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• pp.206-223
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• 2017

This study examines the role of visual merchandising (VMD) in creating effective interior displays for fashion "select shops"(shops that carry a wide selection of brands) amid the recent changes in consumption trends, with consumer needs becoming increasingly individualized and diversified. Fashion select shop interior displays can be categorized as self-service, showcase, counter, and environmental display spaces. Regarding the VMD elements that contribute to effective interior displays, we reached the following conclusions. First, in self-service displays, in order to heighten sales efficacy, display elements should be presented in such a way as to enable customers to select products with ease by themselves. Second, the mere presence of showcase displays was found to be insufficient; if, however, select shops use showcase displays to arrange products according to the flow of customer traffic, enabling the creation of a gentrified atmosphere for products, this may contribute to a differentiated image of brands, heightening perceived product value. Third, in counter displays, having a harmonious arrangement of display and presentation elements promotes sales by inspiring customer confidence. Fourth, regarding environmental displays, it is important for stores to have attractive interior designs and decorations in order to reproduce settings in which products are actually used, as this can inspire interest in products and promote customers' purchasing intention.

• 대한전자공학회논문지SD
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• 제38권3호
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• pp.205-210
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• 2001

본 논문에서는 CMOS 로직과 pass-transistor logic(PTL)의 장점만을 가진 새로운 복합모드로직(Compound Mode Logic)을 제안하였다. 제안된 로직은 VLSI설계에서 중요하게 부각되고 있는 저전력, 고속 동작이 가능하며 실제로 전가산기를 설계하여 측정 한 결과 복합모드 로직의 power-delay 곱은 일반적인 CMOS로직에 비해 약 22% 개선되었다 제안한 복합모드 로직을 이용하여 고성능 32×32-bit 곱셈기를 설계 제작하였다. 본 논문의 곱셈기는 개선된 사인선택(Sign Select) Booth 인코더, 4-2 및 9-2 압축기로 구성된 데이터 압축 블록, 그리고 carry 생성 블록을 분리한 64-bit 조건 합 가산기로 구성되어 있다. 0.6um 1-poly 3-metal CMOS 공정을 이용하여 제작된 32×32-bit 곱셈기는 28,732개의 트랜지스터와 1.59×l.68 ㎜2의 면적을 가졌다. 측정 결과 32×32-bit 곱셈기의 곱셈시간은 9.8㎱ 이었으며, 3.3V 전원 전압에서 186㎽의 전력 소모를 하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2000년도 추계학술발표논문집 (상)
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• pp.849-852
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• 2000

본 논문에서는 RSA 암호 시스템의 Montgomery 모듈러 곱셈 알고리듬을 개선한 고속 모듈러 곱셈 알고리듬을 제안하고, Hybrid 구조의 가산기를 사용한 고속 모듈러 곱셈 알고리듬의 설계에 관하여 기술한다. 기존 Montgomery 알고리듬에서는 부분합계산시 2번의 덧셈연산이 요구되지만 제안된 방법에서는 단지 1번의 덧셈 연산으로 부분 합을 계산할 수 있다. 또한 덧셈 연산 속도를 향상시키기 위하여 Hybrid 구조의 가산기를 제안한다. Hybrid 가산기는 기존의 CLA(Carry Look-ahad Adder)와 CSA(Carry Select Adder)알고리듬을 혼합한 구조를 기본으로 하고 있다. 제안된 고속 모듈러 곰셈기는 VHDL(VHSIC Hardware Description Language)을 이용하여 모델링하였고, $Synopsys^{TM}$사의 Design Analyzer를 이용하여 논리합성(Altera 10K lib. 이용)을 수행하였다. 성능 분석을 위하여 Altera MAX+ PLUS II 상에서 타이밍 시뮬레이션을 수행하였고, 실험을 통하여 제안한 방법의 효율성을 입증하였다.

• 한국신뢰성학회지:신뢰성응용연구
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• 제3권2호
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• pp.103-116
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• 2003

We carry out reliability tests and investigate the failure mechanisms. of the wafer level vacuum packaged MEMS gyroscope sensor using an accelerated degradation test. The accelerated degradation test (ADT) is used to evaluate reliability (and/or life) of the MEMS vacuum package and to select the accelerated test conditions, which reduce the reliability testing time. Using the failure distribution model and stress-life model, we are able to estimate the average life time of the vacuum package, which is well agreed with the measured data. After improving several package reliability issues such as prevention of gas diffusion through package, we carry out another set of accelerated tests at the chosen acceleration level. The results show that reliability of the vacuum packaged gyroscope has been greatly improved and can survive without degradation of performance, which is the Q-factor in gyroscope sensor, during environmental stress reliability tests.

• 대한전자공학회논문지SD
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• 제38권3호
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• pp.51-51
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• 2001

본 논문에서는 CMOS 로직과 pass-transistor logic(PTL)의 장점만을 가진 새로운 복합모드로직(Compound Mode Logic)을 제안하였다. 제안된 로직은 VLSI설계에서 중요하게 부각되고 있는 저전력, 고속 동작이 가능하며 실제로 전가산기를 설계하여 측정 한 결과 복합모드 로직의 power-delay 곱은 일반적인 CMOS로직에 비해 약 22% 개선되었다 제안한 복합모드 로직을 이용하여 고성능 32×32-bit 곱셈기를 설계 제작하였다. 본 논문의 곱셈기는 개선된 사인선택(Sign Select) Booth 인코더, 4-2 및 9-2 압축기로 구성된 데이터 압축 블록, 그리고 carry 생성 블록을 분리한 64-bit 조건 합 가산기로 구성되어 있다. 0.6um 1-poly 3-metal CMOS 공정을 이용하여 제작된 32×32-bit 곱셈기는 28,732개의 트랜지스터와 1.59×l.68 ㎜2의 면적을 가졌다. 측정 결과 32×32-bit 곱셈기의 곱셈시간은 9.8㎱ 이었으며, 3.3V 전원 전압에서 186㎽의 전력 소모를 하였다.