• 한국통신학회논문지
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• 제30권3C호
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• pp.64-68
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• 2005

리드솔로몬 부호화기를 구현하기 위해서 제안된 구조는 널리 알려진 대로 일반적인 구조와 직렬승산기를 쓰는 구조가 있다. 일반적 구조의 부호화기는 구조가 복잡한 대신 처리속도가 빠르고, 반면에 직렬승산기를 쓰는 부호화기는 구조는 단순하지만 처리속도는 그다지 빠르지 않은 것으로 알려져 있다. 이 논문에서는, 이 널리 알려진 사실이 VHDL로 구현할 때는 사실이 아닐 수도 있다는 것을 보인다. 이는, 직렬승산기에 필요한 쌍대기저 변환테이블을 구현하는 데에는 많은 게이트가 필요한 경우가 있기 때문인 것으로 해석된다. 한편 두 가지 구조를 써서 VHDL로 구현한 부호화의 처리속도는 모두 같다.

• 한국통신학회논문지
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• 제13권5호
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• pp.429-436
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• 1988

본 논문에서는 유한체GF($2^m$)상의 원소들을 표현하는 데 있어서 기존의 표준기지(standard basis) 표현 대신 쌍대기지(Dual basis)표현을 이용하여 GF($2^m$)상의 승산을 직렬화시킨 Berlekamp의 직렬승산 알고리즘(Bit-Serial Multiplier Algorithm)을 연구 분석하고 이를 이용하여 직렬로 동작되는 Reed-Solomon부호의 직렬부호기를 설계하였다. 또한 오류정정능력이 16인 (255, 233) Reed-Solomon부호를 택하여 이 직렬부호기를 TTL IC로 직접 장치화함으로써 이 부호기가 기존의 부호기보다 훨씬 간단한 Hardware로 장치화될 수 있음을 보였다.

• 전자공학회논문지A
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• 제31A권6호
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• pp.188-198
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• 1994

The distributed arithmetic approach has been commonly recognized as an efficient method to implement the inner-product type of computation with fixed coefficients such as DCT/IDCT. This paper presents a novel architecture and the implementation of 2-D DCT/IDCT VLSI chip based on distributed arithmetic. The main feature of the proposed architecture is a fully 2-bit serial pipeline and parallel structure with memory-based signal processing circuitry, which is efficient to the implementation of the bit-serial operation of distributed arithmetic. All modules of the proposed architecture are designed with NP-dynamic circuitry to reduce the power consumption and to increase the performance. This chip is applicable in HDTV systems working at video sampling rate up to 75 MHz.

• 한국정보통신학회논문지
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• 제9권1호
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• pp.88-94
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• 2005

본 논문에서는 회전기의 위치에 대한 정보를 가지고 있는 Encoder와 정해진 경로(Serial Signal)를 통해 Data를 전송하거나 받고, DSP로 Data를 정해진 경로(Paralle Signal)를 통해 Data를 전송하거나 받는 기능을 가진 Receiver를 FPGA Design한 것이다. 동일 동작 Clock을 사용하지 않는 다른 System의 Serial Data 통신을 하는 경우, 새로운 헤더 검출 방법을 제시하여 Serial Data의 유효한 각 Bit의 정보를 얻기 위해서는 헤더 내의 Sync. Code를 해석하여 유효 Data의 길이를 찾을 수 있다. 또한 Receiver의 동작 주파수를 'clk_select' Port를 사용하여 내부 동작 주파수를 20MHz 또는 60MHz를 선택할 수 있다.

• 정보보호학회논문지
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• 제11권2호
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• pp.37-44
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• 2001

본 논문에서는 유한체 연산을 바탕으로 하는 타원곡선 암호화 프로세서의 승산기를 효율적으로 구현할 수 있는 구조를 제안한다. 타원곡선 암호알고리즘에 적용된 비도는 193비트로 하드웨어 구현에 유리한 trinomial 다항식을 사용하였다. 제안된 승산기는 trinomial 다항식의 특성을 이용하여 기존의 193bit serial LFSR를 개선한 37bit digit serial 구조를 갖도록 설계하였다. 회로는 합성수준의 VHDL코드와 타원곡선 상에서의 임의의 좌표의 가산식으로부터 만들어진 테스트벡터를 적용하여 기능을 검증하고 회로의 규모를 측정하였다. 검증된 결과는 기존의 LFSR승산기의 30% 면적으로 승산기 구현이 가능하였다

• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 하계학술대회 논문집 D
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• pp.2971-2973
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• 2000

In this paper, we proposed the implementation of multiple access serial communications with improved transmission control. For serial communications. RS232 protocol is used and the transmitting data and is merged to form data channel. Multiple host access is configures by using the common data channel and ground channel. 8bit data transfer with variable frame size is transferred by using the 16bit host ID. Packet is composed of HEADER, receiver ID. variable length data frame, TAIL and CRC informations. Multiple hosts are allowed to transfer packet with the other hosts through the common communication channel. Byte-stuffing is used to differentiate the transfer rate of PC is performed.

• 제어로봇시스템학회논문지
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• 제22권8호
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• pp.671-677
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• 2016

A Controller Area Network (CAN) is a serial communication protocol that is highly reliable and efficient in many aspects, such as wiring cost and space, system flexibility, and network maintenance. Therefore, it is chosen for the communication protocol between a single chip controller based on Field Programmable Gate Array (FPGA) and peripheral devices. In this paper, the design and implementation of CAN IP, which is written in VHSIC Hardware Description Language (VHDL), is presented. The implemented CAN IP is based on the CAN 2.0A specification. The CAN IP consists of three processes: clock generator, bit timing, and bit streaming. The clock generator process generates a time quantum clock. The bit timing process does synchronization, receives bits from the Rx port, and transmits bits to the Tx port. The bit streaming process generates a bit stream, which is made from a message received from a micro controller subsystem, receives a bit stream from the bit timing process, and handles errors depending on the state of the CAN node and CAN message fields. The implemented CAN IP is synthesized and downloaded into SmartFusion FPGA. Simulations using ModelSim and chip test results show that the implemented CAN IP conforms to the CAN 2.0A specification.

• 한국통신학회논문지
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• 제19권10호
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• pp.1861-1871
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• 1994

본 논문에서는 농담구조소(濃淡構造素)(GSE, grayscale structuring element)를 갖는 형태학 필터의 실시간 처리를 위한 알고리즘을 제안하였다. 제안된 알고리즘에서는 GSE로부터 유도된 basis matrix와 입력 샘플들로 구성된 input matrix를 이용하여 각 형태학 연산들을 소역행렬연산(local matrix operation)으로 새롭게 정의하고 있는데, 이를 이용하여 opening이나 closing과 같은 복합 형태학 연산들을 실시간으로 처리할 수 있음을 보였다. 제안된 알고리즘은 복원 형태학 연산들을 erosion과 dilation의 직렬조합(cascade combination)으로 처리하던 기존의 방법에 비해 적은 메모리를 필요로 하면서도, 출력을 얻기까지의 지연(遲延)(delay)이 훨씬 적다는 장점을 갖는다. 또한 본 논문에서는 형태학 필터를 VLSI로 구현하기 위한 효율적 방안을 제안하였다. 제안된 방법에서는 p-bit으로 표현되는 신호에 대한 형태학 연산을 p개의 이진(binary) 형태학 연산자들의 조합으로 구현하였는데, 각 이진 연산자들은 MSB(most significant bit)부터 순차적으로 (bit-serial approach) 해당 레벨의 bit들을 처리하여 출력을 부를 구조로 이루어져 있다. 본 논문에서는 형태학 필터의 VLSI 구현에 있어서 제안된 방법이 기존의 Threshold Decomposition 방법 등에 비해 보다 효율적이라는 것을 보였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.603-604
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• 2008

This paper implemented The LED illuminance control IP based on 8bit RISC Processor. 8bit RISC Processor designed hardware interrupts, an interface for serial communications, a timer system with compare-capture-reload resources and a watchdog timer. LED Array consists of Red, Green, Blue, White and Warm White. The illuminance control IP is used to LED Board control with 8bit data.

• 전자공학회논문지SC
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• 제40권6호
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• pp.48-57
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• 2003

본 논문에서는 가산기 기반 분산연산방식(Adder-Based DA)과 bit-serial방식을 적용한 8×l ID-IDCT프로세서를 제안하였다. 하드웨어 소모를 줄이기 위해 bit-serial 방식을 적용하고 동작 속도의 향상을 위해 분산연산 방식을 적용한다. 또한 계수식의 변환을 통해 하드웨어 구현의 규칙성과 크기를 줄일 수 있으며 동작 클럭수를 줄이기 위해 부호 확장 처리 방식을 제안한다. 합성결과 게이트 수는 총 17,504개가 사용되었고 이중에서 부호 확장처리단은 전체 구조에서 20.6%를 사용하게 된다. 짝수, 홀수 부분에서는 기존의 계수표현에서 non-zero 비트가 130개가되지만, 제안한 방식을 적용한 짝수와 홀수 부분에서의 non-zero 비트는 각각 28개와 32개로 54% 줄일 수 있었다. 또한 부호 확장 처리단의 제안함으로써 처리율은 2배가 향상되었고 설계한 IDCT 프로세서는 100㎒에서 50Mpixels/s의 처리율을 나타내었다.