• 한국정보통신학회논문지
• /
• 제19권8호
• /
• pp.1839-1844
• /
• 2015

Low-density parity-check(LDPC) 코드는 우수한 에러 정정 능력으로 인해 점점 많은 통신 표준에서 채택되고 있으며 그 중 구현이 용이한 quasi-cyclic LDPC(QC-LDPC)가 많이 사용되고 있다. QC-LDPC 복호기에서는 데이터들을 rotation할 수 있는 cyclic-shifter가 필요하며, 이 cyclic-shifter는 다양한 크기의 rotation을 수행할 수 있어야 한다. 이러한 cyclic-shifter를 multi-size circular shifter(MSCS)라고 부르며, 이 논문에서는 MSCS를 적은 면적으로 구현한 구조를 제안한다. 기존의 직렬로 배치된 barrel-rotator 구조에서 rotation의 성질을 이용하여 필요 없는 멀티플렉서를 가려내고 이들을 제거함으로써 저면적을 구현하였다. 실험 결과 면적을 약 12% 줄일 수 있었다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1998년도 추계종합학술대회 논문집
• /
• pp.1093-1096
• /
• 1998

The architecture and circuit design of low voltage, high performance barrel shifter is proposed in this paper. The proposed architecture consists of two arrays for byte and bit rotate/shift to perform 32-bit operation and is preferred for even bigger data length as it can be adapted for 64-bit extention with no increase of number of stages. NORA logic structure was used for circuit implementation to achieve the best performance in terms of speed, power and area. The complicated cloking control has been resolved with the ingenious design of clock dirver. The circuit simulation results in 3.05ns delay, 9.37㎽ power consumption at 1V, 160MHz operation when its implemented in low power $0.5\mu\textrm{m}$ CMOS technology.

• 한국정보통신학회논문지
• /
• 제22권8호
• /
• pp.1133-1138
• /
• 2018

경량 블록암호화 (LEA: Lightweight Encryption Algorithm)는 암호화 연산의 효율성과 높은 보안성으로 인해 국내에서 가장 활발히 사용되고 있는 블록암호화 알고리듬이다. 지금까지 많은 LEA 구현 연구가 진행 되었지만 다양한 플랫폼과의 보안 통신이 필요한 사물인터넷 환경에 활용 가능한 일체형 구현 기법은 제시되고 있지 않다. 본 논문에서는 다양한 플랫폼과 효율적으로 보안 통신이 가능하도록 하는 일체형 구현 기법을 이용하여 LEA를 ARM Cortex-M3 프로세서 상에서 구현한다. 이를 위해 키생성과 암호화 과정에 필요한 인자들을 가용 가능한 레지스터를 이용하여 저장하였으며 바렐쉬프터 (Barrel-shifter)를 활용하여 회전 연산을 최적화하였다. 해당 기법은 라운드키를 저장하지 않기 때문에 저사양 프로세서 상에서 RAM의 사용량을 최소화한다. 구현 결과물은 ARM Cortex-M3 프로세서 상에서 평가되었으며 34 cycles/byte 안에 수행가능함을 확인할 수 있었다.

• 전기전자학회논문지
• /
• 제26권2호
• /
• pp.226-231
• /
• 2022

정보 엔트로피의 개념은 다양한 분야에서 폭넓게 응용되고 있다. 최근 영상처리 분야에서도 정보 엔트로피 개념을 응용한 기술들이 많이 개발되고 있다. 현대 산업에서 컴퓨터 비전 기술들의 중요성과 수요가 증가함에 따라, 영상처리 기술들이 현대 산업에 효율적으로 적용되기 위해서는 실시간 처리가 가능해야 한다. 영상의 엔트로피 값을 추출하는 것은 소프트웨어로는 계산량이 복잡해 실시간 처리가 어려우며 실시간 처리가 가능한 영상 엔트로피 필터의 하드웨어 구조는 제안된 적이 없다. 본 논문에서는 barrel shifter를 사용하여 실시간 처리가 가능한 히스토그램 기반 엔트로피 필터의 하드웨어 구조를 제안한다. 제안한 하드웨어는 Verilog HDL을 이용하여 설계하였고, Xilinx사의 xczu7ev-2ffvc1156을 Target device로 설정하여 FPGA 구현하였다. Xilinx Vivado 프로그램을 이용한 논리합성 결과 4K UHD의 고해상도 환경에서 최대 동작 주파수 750.751MHz를 가지며, 1초에 30장 이상의 영상을 처리하며 실시간 처리 기준을 만족함을 보인다.

• 전기전자학회논문지
• /
• 제24권3호
• /
• pp.895-900
• /
• 2020

본 논문에서 BSPE는 전력이 많이 소모되는 기존의 곱셈 알고리즘을 대체했다. Bit-serial Multiplier를 이용해 하드웨어 자원을 줄였으며, 메모리 사용량을 줄이기 위해 가변적인 정수 형태의 데이터를 사용한다. 또한, 부분 합을 더하는 MOA(Multi Operand Adder)에 LOA(Lower-part OR Approximation)를 적용해서 MOA의 자원 사용량 및 전력사용량을 줄였다. 따라서 기존 MBS(Multiplication by Barrel Shifter)보다 하드웨어 자원과 전력이 각각 44%와 42%가 감소했다. 또한, BSPE Core를 위한 hardware architecture design을 제안한다.

• 한국통신학회논문지
• /
• 제15권3호
• /
• pp.197-212
• /
• 1990

빠른 설계 시간 및 재 설계 가능성 부여 등에 주안점을 두어 고성능의 단일 칩 16-bit data path를 설계하였다. 원칙적인 설계 방법의 체계적인 연구를 위하여 module화의 개념을 근간으로한 설계방법을 도입하였으며, 이에 따라 각 내부블럭이 bus에 연결되어 독립적으로 동작하는 subsystem이 되도록 이를 결합하여 전체 시스템의 설계를 완성하였다. 시스템은 data path이다. Data path는 16-bit의 데이터를 처리하는 부분으로 ALU(Arithmetic Logic Unit), register file, barrel shifter 및 bus 회로로 구성된다. 이 회로에서의 게이트의 폭과 길이는 spice2를 사용하여서 결정하였다. 회로 시뮬레이션의 결과는 기대하였던 회로 특성과 잘 일치하였다.

• 한국통신학회논문지
• /
• 제27권6C호
• /
• pp.594-600
• /
• 2002

일반적인 시프트 연산과 더불어, 비트 분할 시프트 및 멀티미디어 데이터의 다양한 형식변환이 가능한 데이터 처리기가 제안되었다. 데이터 형식 변환 연산과 시프트 연산의 유사점을 최대한 이용하여, Barrel 시프터를 변형하여, 약간의 interconnection을 추가함으로써, 최소의 하드웨어로써 두 개의 연산을 통합 처리 가능하도록 하였다. 제안된 데이터 처리기는 크게 일반적인 시프트 연산과 pack 연산을 수행하는 시프터 블록파 unpack 연산 등을 수행하는 블록으로 구성된다. 제안된 데이터 처리기는 Verilog HDL를 사용하여 설계되었으며, Compass 0.6$\mu\textrm{m}$ standard cell library를 사용하여 VLSI 구현된 결과에 대하여 논의된다

• 한국통신학회논문지
• /
• 제28권11A호
• /
• pp.891-901
• /
• 2003

본 논문은 다양한 멀티미디어 표준들을 이용하는 휴대용 기기에 유용한 가변길이 인코더와 디코더의 저 전력 비동기식 배럴 쉬프터를 제시한다. 본 논문의 새로운 접근 방법은, 보통 가변길이 코덱의 불균일한 쉬프트 제어에 대해서 통계적으로 최적화 된 다중레벨의 비동기식 배럴 쉬프터를 도출하는 것이다. 자주 발생하는 쉬프트에 대해서는 데이터가 하나의 레벨만 통과하면 출력되도록 하고, 드물게 나타나는 쉬프트에 대해서는 데이터가 다중레벨의 통과하여 출력되도록 구성한다. 레이아웃 전과 후의 HSPICE 시뮬레이션 결과에 대해서, 제안된 설계는 최적화 과정을 거치지 않은 비동기식 설계 및 동기식 설계와 비교해서, 동일한 성능(평균적인) 하에서 40%이상의 에너지 소모(평균적인)를 절약할 수 있었다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1998년도 추계종합학술대회 논문집
• /
• pp.1117-1120
• /
• 1998

BIST architecture and circuit design are presented for the self-test of various datapath megacells including embedded SRAM, barrel shifter, adder and multiplier. The BIST architecture is composed of VCO, ROM, comparator and otehr control logic to measure the megacell' performance up to 300MHz. PC interface and control logic are also implemented to perform the manual testing of each megacell with various test patterns. The control logic was designed using VHDL and its circuit is synthesized using Synopsys for $0.6\mu$ 1-poly, 3-matal CMOS technology.

• 대한전자공학회논문지SD
• /
• 제45권11호
• /
• pp.50-55
• /
• 2008

오늘날 사용되는 휴대용 전자 장치들은 점점 더 강력한 DSP 능력을 요구하고 있다. 때문에 오늘날의 DSP 알고리즘들은 점점 더 그 복잡도가 높아져 가고 있는 추세이다. DSP 알고리즘의 복잡도가 높아져 감에 따라 DSP 디자인에서 결함이 발생할 확률도 높아져 가고 있다. 그렇기 때문에 디자인에서 발생한 결함을 극복할 수 있는 Fault Tolerance 설계의 필요성이 제시된다. 또한 DSP 알고리즘이 휴대용 전자 장치들에서 사용되기 위해서는 기본적으로 저전력 설계가 필요하다. 하지만 Fault Tolerance 기능을 구현하고자 한다면 추가 모듈로 인해 많은 전력소비와 증가하는 회로크기를 감수해야 한다. 이러한 이슈들을 가지고 본 논문에서는 배럴 시프터를 이용하여 구현된 결함 포용성 저전력 MAC 연산기 구조를 제안한다.